嵌入式邏輯分析儀在FPGA時(shí)序匹配設(shè)計(jì)中的應(yīng)用(07-100)

　　引言

　　隨著FPGA器件規(guī)模的不斷增加、封裝密度不斷提高，傳統(tǒng)邏輯分析儀在FPGA板級(jí)調(diào)試中的應(yīng)用日益困難。為此，主流FPGA廠商相繼在其開發(fā)工具中增加了嵌入式邏輯分析儀(ELA) IP軟核，如Lattice在ispLEVER中提供的ispTRACY，Xilinx在ISE中提供的ChipScopePro，Altera在Quartus II提供中的Signal Tap II等。ELA在FPGA內(nèi)部預(yù)先設(shè)計(jì)探測(cè)點(diǎn)和測(cè)試邏輯，可在軟件工具的配合下對(duì)FPGA設(shè)計(jì)進(jìn)行較全面的測(cè)試。采用ELA，只需用JTAG下載電纜連接待調(diào)試的FPGA器件，占用FPGA的部分邏輯資源和內(nèi)部存儲(chǔ)器資源，無(wú)需傳統(tǒng)的邏輯分析儀就可以觀察FPGA的內(nèi)部信號(hào)和I/O引腳的狀態(tài)。

　　以我們開發(fā)的全彩LED同步顯示控制系統(tǒng)為例，該系統(tǒng)包括采集、傳輸、接收等模塊，F(xiàn)PGA為Altera Cyclone系列PQFP封裝的EP1C6Q240C8，邏輯單元(LE)數(shù)量為5980個(gè)，RAM大小為92160 bit。使用Quartus II軟件首次對(duì)設(shè)計(jì)文件進(jìn)行綜合布局和布線，將布線好的工程下載到FPGA板上運(yùn)行時(shí)，全彩LED屏顯示效果非常差，圖像閃爍且左右移動(dòng)。根據(jù)Quartus II編譯報(bào)告可以看出，該工程消耗的器件資源僅為26%，但是卻占用了90%的引腳，留給外部測(cè)試的引腳僅為10%，使得利用Quartus II內(nèi)部集成軟件測(cè)試的優(yōu)勢(shì)得以體現(xiàn)。為了找出設(shè)計(jì)缺陷，采用Signal Tap II采集到FPGA內(nèi)各個(gè)關(guān)鍵信號(hào)的波形，根據(jù)波形找出原因在于LED顯示屏接收板中的數(shù)據(jù)信號(hào)較控制信號(hào)形成了延時(shí)，造成了時(shí)序不匹配。

　　本文介紹的FPGA時(shí)序匹配設(shè)計(jì)方法，利用Quartus II軟件中的Signal Tap II采集FPGA內(nèi)部信號(hào)波形，通過(guò)比較分析采集的數(shù)據(jù)，可得出精確的延時(shí)信息。在Signal Tap II時(shí)序測(cè)試結(jié)果的指導(dǎo)下改進(jìn)了設(shè)計(jì)，經(jīng)實(shí)際電路的波形測(cè)試證明，LED顯示屏接收板中的數(shù)據(jù)信號(hào)與控制信號(hào)時(shí)序匹配良好。

　　Signal Tap II

　　Signal Tap II是Altera公司FPGA開發(fā)軟件Quartus II中的一個(gè)實(shí)用工具，能夠捕獲、顯示FPGA內(nèi)部節(jié)點(diǎn)或I/O引腳實(shí)時(shí)信號(hào)的狀態(tài)，幫助設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)時(shí)觀察硬件和軟件的交互作用。

　　圖1為Signal Tap II嵌入式邏輯分析儀采集數(shù)據(jù)的原理框圖。其中CLK(采樣時(shí)鐘)和Trigger(觸發(fā)邏輯)可以根據(jù)需要設(shè)定。在Signal Tap II工作時(shí)，待測(cè)試信號(hào)在CLK的上升沿被嵌入式邏輯分析儀實(shí)時(shí)捕獲，經(jīng)FPGA內(nèi)部的RAM緩存后，通過(guò)JTAG接口傳送至Quratus II軟件中顯示。其中，RAM緩存方式有連續(xù)存儲(chǔ)和分段存儲(chǔ)。JTAG接口用的下載電纜包括USB Blaster、ByteBlasterMV、ByteBlaster II或MasterBlaster等。這些在Signal Tap II工作窗口可以靈活設(shè)置。

　　嵌入式邏輯分析儀捕獲數(shù)據(jù)的流程如圖2所示。首先判斷時(shí)鐘的上升沿是否滿足，不滿足繼續(xù)等待時(shí)鐘，滿足先捕獲前觸發(fā)數(shù)據(jù)，觸發(fā)級(jí)別滿足后，捕獲后觸發(fā)數(shù)據(jù)，然后清除數(shù)據(jù)，結(jié)束該捕獲流程。其中Signal Tap II最多可支持10級(jí)觸發(fā)級(jí)別。觸發(fā)級(jí)別高意味著可接收更復(fù)雜的數(shù)據(jù)獲取命令，提供更高的精度和問(wèn)題解決能力。

　　使用Signal Tap II設(shè)計(jì)時(shí)序匹配電路

　　延時(shí)的產(chǎn)生

　　在LED全彩大屏同步顯示控制系統(tǒng)中，針對(duì)占空比控制亮度損失大的問(wèn)題，在顯示驅(qū)動(dòng)控制模塊設(shè)計(jì)中采用了分場(chǎng)疊加與占空比控制相結(jié)合的方法對(duì)存儲(chǔ)的圖像數(shù)據(jù)進(jìn)行分場(chǎng)掃描，實(shí)現(xiàn)了低亮度損失、800×512分辨率、256級(jí)灰度LED全彩大屏的顯示。其中，“分場(chǎng)疊加”是指：前端將一幅彩色圖像的數(shù)據(jù)按灰度級(jí)分解為多個(gè)位平面，終端根據(jù)不同位平面數(shù)據(jù)掃描不同的場(chǎng)次，在有限時(shí)間內(nèi)實(shí)現(xiàn)各場(chǎng)次的疊加，從而在LED全彩大屏上重建彩色圖像。