嵌入式邏輯分析儀在FPGA時(shí)序匹配設(shè)計(jì)中的應(yīng)用(07-100)

　　圖3為位面分離模塊在Quartus II軟件中生成的引腳圖。其中RGBdin[23..0]為輸入的顏色數(shù)據(jù)(R、G、B三種顏色各八位)，clkin156為輸入數(shù)據(jù)時(shí)鐘，clk_after85pc為延時(shí)后的使能信號(hào)，rst_bit_regroup為移位寄存器的復(fù)位信號(hào)，rst_mux為顏色位選擇器的復(fù)位信號(hào)，rgb_regroup_output[23..0]是經(jīng)過(guò)數(shù)據(jù)重組后輸出的數(shù)據(jù)。

　　“位面分離模塊”實(shí)現(xiàn)“分場(chǎng)存儲(chǔ)”功能，即將每個(gè)顏色的8比特?cái)?shù)據(jù)(以256級(jí)灰度為例)按灰度級(jí)分類，分別存入存儲(chǔ)器的8個(gè)數(shù)據(jù)段中。位平面的分離需要時(shí)間，將帶來(lái)系統(tǒng)延時(shí)。圖4為利用Signal Tap II采集的輸入數(shù)據(jù)RGBdin[23..16]和輸出數(shù)據(jù)rgb_regroup_output[23..16]的波形關(guān)系。其中采樣時(shí)鐘設(shè)置為clk38 (CRT顯示器分辨率為800×600，刷新頻率為60Hz，輸出的點(diǎn)時(shí)鐘為38MHz)，采樣深度設(shè)置為4K bit，則Signal Tap II采集波形時(shí)占用了16×4K=64K bit個(gè)存儲(chǔ)單元。

　　由圖4 (黑色亮線)可以看出，輸出數(shù)據(jù)在第9個(gè)時(shí)鐘(clk38)時(shí)由FF(高阻)變成有效數(shù)據(jù)。該模塊的輸出數(shù)據(jù)是送到外部存儲(chǔ)器中進(jìn)行緩存的，存儲(chǔ)器的寫使能信號(hào)為輸入數(shù)據(jù)的數(shù)據(jù)有效信號(hào)。由于該數(shù)據(jù)延時(shí)了9個(gè)clk38時(shí)鐘，存儲(chǔ)器的寫使能控制信號(hào)也應(yīng)延時(shí)9個(gè)clk38時(shí)鐘生效。

　　時(shí)序匹配設(shè)計(jì)及測(cè)試波形

　　基于D觸發(fā)器的延時(shí)功能，設(shè)計(jì)了如圖5所示的時(shí)序匹配模塊，解決了上述位面分離操作與寫存儲(chǔ)器控制信號(hào)的時(shí)序匹配問(wèn)題。圖5中，flag為數(shù)據(jù)的有效信號(hào)標(biāo)志，高電平時(shí)數(shù)據(jù)輸出有效；Clk156為點(diǎn)時(shí)鐘38MHz的四倍頻時(shí)鐘，F(xiàn)lag_delay8和flag_delay9分別是flag延時(shí)8個(gè)clk38時(shí)鐘和9個(gè)clk38時(shí)鐘的新的數(shù)據(jù)有效信號(hào)標(biāo)志。