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基于Xilinx FPGA的片上系統(tǒng)無線保密通信終端設(shè)計

  • 0引言利用軟件實施加密算法已經(jīng)成為實時安全通信系統(tǒng)的重要瓶頸。標(biāo)準(zhǔn)的商品化CPU和DSP無法跟上數(shù)據(jù)...
  • 關(guān)鍵字： FPGA  片上系統(tǒng)  無線保密  通信終端  

基于FPGA+DSP的高速中頻采樣信號處理平臺的實現(xiàn)

  • 基于FPGA+DSP的高速中頻采樣信號處理平臺的實現(xiàn),摘要：高速中頻采樣信號處理平臺在實際應(yīng)用中有很大的前景，提出采用FPGA+DSP的處理結(jié)構(gòu)，結(jié)合高性能A／D和D／A處理芯片，設(shè)計了一個通用處理平臺，并對其主要性能進(jìn)行了測試。實驗與實際應(yīng)用表明，該系統(tǒng)具有很強的
  • 關(guān)鍵字： 信號處理  平臺  實現(xiàn)  采樣  中頻  FPGA  DSP  高速  基于  

FPGA在數(shù)字式心率計中的電路組成及工作原理

  • 本心率計在數(shù)字式心率計的基礎(chǔ)上，采用FPGA和VHDL語言實現(xiàn)，減少了元器件使用數(shù)量，提高了測量精度和可靠性。該電路能夠?qū)崟r采集并測量人體心跳的瞬時和平均心跳速率，判斷并顯示心率狀態(tài)（即心跳是否正常、是否過快或過慢、是否有心率不齊現(xiàn)象）。如果心率過快或過慢或者有心率不齊現(xiàn)象，那么將用不同顏色發(fā)光管進(jìn)行閃爍報警顯示。

  • 關(guān)鍵字： FPGA  數(shù)字式  電路  工作原理    

基于POWER PC+FPGA架構(gòu)的飛行試驗振動數(shù)據(jù)實時分析

  • 摘要：飛行試驗振動信號具有采樣率高、數(shù)據(jù)量大、處理復(fù)雜的特點，在現(xiàn)有條件下，通過遙測鏈路很難將大量的振動數(shù)據(jù)實時傳輸至地面監(jiān)控系統(tǒng)。針對試飛測試的需要，結(jié)合某型號的試飛關(guān)鍵技術(shù)攻關(guān)研究，突破試飛振動數(shù)
  • 關(guān)鍵字： POWER  FPGA  PC  架構(gòu)    

基于Cyclone III FPGA的DDR2接口設(shè)計分析

  • DDR SDRAM是Double Data Rate SDRAM的縮寫，即雙倍速率同步動態(tài)隨機存儲器。DDR內(nèi)存是在SDRAM內(nèi)存基礎(chǔ)上發(fā)展而來的，能夠在時鐘的上升沿和下降沿各傳輸一次數(shù)據(jù)，可以在與SDRAM相同的總線時鐘頻率下達(dá)到更高的數(shù)據(jù)傳輸率。雖然DDR2和DDR一樣,都采用相同采樣方式進(jìn)行數(shù)據(jù)傳輸，但DDR2擁有兩倍于DDR的預(yù)讀取系統(tǒng)命令數(shù)據(jù)的能力。
  • 關(guān)鍵字： Cyclone  FPGA  DDR2  III    

CPLD為控制核心16位高精度數(shù)字電壓表設(shè)計

  • 　　本系統(tǒng)是用CPLD實現(xiàn)的智能數(shù)字電壓表。隨著EDA技術(shù)的廣泛應(yīng)用，CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主要手段，CPLD目前正朝著更高速、更高集成度、更強功能和更靈活的方向發(fā)展。

  • 關(guān)鍵字： 電壓表  設(shè)計  數(shù)字  高精度  控制  核心  CPLD  

高性能FPGA中的高速SERDES接口

  • 引言　 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨立的ASSP或ASIC器
  • 關(guān)鍵字： SERDES  FPGA  性能  接口    

基于Xilinx FPGA的片上系統(tǒng)無線保密通信終端

  • 本設(shè)計使用硬件描述語言VHDL在FPGA數(shù)字邏輯層面上實現(xiàn)AES加解密，為了系統(tǒng)的擴展性和構(gòu)建良好的人機交互，設(shè)計通過PS/2鍵盤輸入加密密鑰，并將其顯示在LCD上。在軟核MicroBlaze上，通過SPI總線讀寫FIFO和RAM控制射頻芯片CC2420，使系統(tǒng)具有信道選擇、地址識別、自動CRC校驗功能，使系統(tǒng)更加安全、通信誤碼率更低。

  • 關(guān)鍵字： 保密  通信  終端  無線  系統(tǒng)  Xilinx  FPGA  基于  

異步FIFO在FPGA與DSP通信中的運用

  • 摘要 利用異步FIFO實現(xiàn)FPGA與DSP進(jìn)行數(shù)據(jù)通信的方案。FPGA在寫時鐘的控制下將數(shù)據(jù)寫入FIFO，再與DSP進(jìn)行握手后，DSP通過EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗證，利用
  • 關(guān)鍵字： 通信  運用  DSP  FPGA  FIFO  異步  

基于CPLD和VS1011E解碼器的電梯語音系統(tǒng)設(shè)計

  • 　　語音系統(tǒng)是電梯不可缺少的部分，用于樓層報數(shù)、方向提示、報警告示、消防對講以及廣告宣傳等。傳統(tǒng)語音系統(tǒng)絕大多數(shù)采用語音器存儲和播放語音，但存在比如外電路復(fù)雜、音質(zhì)差、成本高、容量小以及語音不易更改等缺陷。鑒于此，設(shè)計了一款基于CPLD和VS1011E解碼器的電梯語音系統(tǒng)。
  • 關(guān)鍵字： 語音系統(tǒng)  設(shè)計  電梯  解碼器  CPLD  VS1011E  基于  

基于FPGA數(shù)據(jù)流控制動態(tài)可重構(gòu)的實現(xiàn)

  • 摘要 基于FPGA基本數(shù)據(jù)流的下載控制方式，利用遺傳算法，通過單片機控制數(shù)據(jù)流的方式對FPGA進(jìn)行編程配置，實現(xiàn)自身重構(gòu)，使系統(tǒng)具有自適應(yīng)、自組織和自修復(fù)的特性。
    關(guān)鍵詞 FPGA；遺傳算法；動態(tài)重構(gòu)；單片機
  • 關(guān)鍵字： FPGA  數(shù)據(jù)流  動態(tài)可重構(gòu)    

基于FPGA的CAN總線控制器SJA1000軟核的設(shè)計

  • 基于FPGA的CAN總線控制器SJA1000軟核的設(shè)計
    湯書森，劉 棟，李建明
    (蘭州大學(xué)信息科學(xué)與工程學(xué)院，蘭州 730000)
    摘要：分析了CAN控制器SJA1000的特點及CAN協(xié)議通信格式。設(shè)計了控制器SJA1000的IP軟核，能為應(yīng)用提
  • 關(guān)鍵字： SJA1000  軟核  設(shè)計  控制器  總線  FPGA  CAN  

基于FIash和JTAG接口的FPGA多配置系統(tǒng)

  • 摘要：針對需要切換FPGA器件的配置以實現(xiàn)不同功能的特殊應(yīng)用場合，提出了一種使用大容量的Flash存儲器作配置碼流載體的FPGA多配置系統(tǒng)。該系統(tǒng)采用傳輸速度快的JTAG接口提高了配置碼流的燒寫速度，采用并行從模式減少
  • 關(guān)鍵字： FIash  JTAG  FPGA  接口    

基于USB和FPGA的隨機數(shù)發(fā)生器驗證平臺

  • 摘要：為了方便基于FPGA實現(xiàn)的隨機數(shù)發(fā)生器的驗證與演示，以CycloneII FPGA芯片EP2C20Q240C8N為核心，設(shè)計實現(xiàn)了隨機數(shù)發(fā)生器IP核下載與測試的開發(fā)驗證平臺，并詳細(xì)闡述了各模塊的設(shè)計原理及關(guān)鍵技術(shù)。最后，通過下載
  • 關(guān)鍵字： FPGA  USB  隨機數(shù)發(fā)生器    

基于FPGA的超高頻讀寫器設(shè)計

  • 摘要：射頻識別是一種非接觸自動識別技術(shù)，近年來廣泛應(yīng)用于物流管理、車輛收費、門禁管理等方面。UHF頻段RFID技術(shù)由于可實現(xiàn)遠(yuǎn)距離和快速通信而受到越來越多的關(guān)注。文章提出了一款基于ISO／IEC18000-6C協(xié)議的超高頻
  • 關(guān)鍵字： 設(shè)計  讀寫器  高頻  FPGA  基于  
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