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基于FPGA的線陣CCD器件驅(qū)動(dòng)器及其系統(tǒng)控制邏輯時(shí)序的設(shè)計(jì)

  • 介紹一種基于FPGA設(shè)計(jì)線陣CCD器件TCDl208AP復(fù)雜驅(qū)動(dòng)電路和整個(gè)CCD的電子系統(tǒng)控制邏輯時(shí)序的方法，并給出時(shí)序仿真波形。工程實(shí)踐結(jié)果表明，該驅(qū)動(dòng)電路結(jié)構(gòu)簡(jiǎn)單、功耗小、成本低、抗干擾能力強(qiáng)，適應(yīng)工程小型化的要求。
  • 關(guān)鍵字： 時(shí)序綜合分析  CCD  FPGA  

FPGA低功耗設(shè)計(jì)小貼士

  • 采用FPGA進(jìn)行低功耗設(shè)計(jì)并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類(lèi)型、IP核、系統(tǒng)設(shè)計(jì)、軟件算法、功耗分析工具及個(gè)人設(shè)計(jì)方法都會(huì)對(duì)產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當(dāng)，有些方法反而會(huì)增加功耗，因此必須根據(jù)實(shí)際情況選擇適當(dāng)?shù)脑O(shè)計(jì)方法。
  • 關(guān)鍵字： 功率估算  結(jié)構(gòu)設(shè)計(jì)  FPGA  

基于NIOS Ⅱ處理器的數(shù)字信號(hào)解碼器設(shè)計(jì)

  • 介紹了一種基于NIOS Ⅱ?qū)崿F(xiàn)數(shù)字信號(hào)解碼器的方法，該系統(tǒng)由FPGA 和相應(yīng)接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構(gòu)成片上系統(tǒng)( SOC) ，可以將串行輸入的不歸零PCM 碼轉(zhuǎn)換為可分析的8 位并行碼，并通過(guò)上位機(jī)軟件顯示解碼結(jié)果。
  • 關(guān)鍵字： 數(shù)字信號(hào)解碼器  嵌入式軟核CPU  FPGA  

基于FPGA的GSM系統(tǒng)直放站數(shù)字選頻器設(shè)計(jì)

  • 提出了一種基于FPGA的數(shù)字選頻器設(shè)計(jì)方案，該數(shù)字選頻器應(yīng)用于八通道的GSM系統(tǒng)直放站，采用低成本的FPGA芯片Xilink Spartan-3A DSP XC3SD3400A進(jìn)行數(shù)字信號(hào)處理。給出了較詳細(xì)的硬件設(shè)計(jì)方案，并通過(guò)Agilent Technologies N5230A網(wǎng)絡(luò)分析儀對(duì)數(shù)字選頻器進(jìn)行了測(cè)量，被選出的有效相鄰信道之間的最小間隔能達(dá)到1MHz，能夠?qū)崿F(xiàn)較好的選頻功能，可滿足實(shí)際應(yīng)用的要求。
  • 關(guān)鍵字： 數(shù)字選頻器  MSP430  FPGA  

基于VHDL的感應(yīng)加熱電源數(shù)字移相觸發(fā)器設(shè)計(jì)

  • 用數(shù)字觸發(fā)器的設(shè)計(jì)思想設(shè)計(jì)其硬件結(jié)構(gòu)并對(duì)軟件算法進(jìn)行了改進(jìn)。改進(jìn)后的數(shù)字移相觸發(fā)器簡(jiǎn)單可靠，產(chǎn)生脈沖的對(duì)稱性好，抗干擾能力強(qiáng)，能夠保證捕獲到每一個(gè)換相區(qū)并及時(shí)觸發(fā)。
  • 關(guān)鍵字： 鎖相環(huán)倍頻  脈沖觸發(fā)模塊  FPGA  

基于FPGA的脈沖重復(fù)頻率(PRF)跟蹤器的設(shè)計(jì)

  • 本文利用FPGA資源豐富?易于編程的特點(diǎn)設(shè)計(jì)了純硬方式的脈沖重復(fù)頻率跟蹤器,實(shí)現(xiàn)了在密集信號(hào)環(huán)境下的信號(hào)跟蹤,并且將多路并行的跟蹤器集成在一片F(xiàn)PGA中,簡(jiǎn)化了系統(tǒng)結(jié)構(gòu),縮小了體積?
  • 關(guān)鍵字： 多路脈沖重復(fù)頻率跟蹤器  關(guān)聯(lián)比較器  FPGA  

基于FPGA的PWM計(jì)數(shù)器改進(jìn)設(shè)計(jì)

  • 簡(jiǎn)單改變FPGA計(jì)數(shù)器規(guī)格使作為DAC功能PWM計(jì)數(shù)器的紋波降低。
  • 關(guān)鍵字： PWM  紋波  FPGA計(jì)數(shù)器  

FPGA在航空電子系統(tǒng)中的設(shè)計(jì)應(yīng)用

  • 由于競(jìng)爭(zhēng)的壓力和對(duì)飛機(jī)性能無(wú)止境的追求，航空電子從簡(jiǎn)單、獨(dú)立的設(shè)備發(fā)展到如今以每秒百萬(wàn)位乃至更快的速度交換信息的高級(jí)智能系統(tǒng)網(wǎng)絡(luò)。這也帶來(lái)了必須克服的許多設(shè)計(jì)問(wèn)題。
  • 關(guān)鍵字： 高級(jí)智能系統(tǒng)網(wǎng)絡(luò)  航空電子  FPGA  

有限狀態(tài)機(jī)的FPGA設(shè)計(jì)

  • 有限狀態(tài)機(jī)是一種常見(jiàn)的電路，由于時(shí)序電路和組合電路組成，設(shè)計(jì)有限狀態(tài)機(jī)的第一步是確定采用Moore狀態(tài)機(jī)還是采用Mealy狀態(tài)機(jī)。Mealy狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)變不僅和當(dāng)前狀態(tài)有關(guān)，而且和各輸入信號(hào)有關(guān)；Moore狀態(tài)機(jī)的轉(zhuǎn)變只和當(dāng)前狀態(tài)有關(guān)。從電路實(shí)現(xiàn)功能上來(lái)講，任何一種都可以實(shí)現(xiàn)同樣的功能。但他們的輸出時(shí)序不同，所以選擇使用哪種狀態(tài)機(jī)是要根據(jù)具體情況來(lái)定。
  • 關(guān)鍵字： Moore狀態(tài)機(jī)  Mealy狀態(tài)機(jī)  FPGA  

基于FPGA的帶Cache的嵌入式CPU的設(shè)計(jì)與實(shí)現(xiàn)

  • MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統(tǒng)領(lǐng)域中得到廣泛的應(yīng)用。MIPS32TM指令集開(kāi)放，指令格式規(guī)整，易于流水線設(shè)計(jì)，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設(shè)計(jì)更簡(jiǎn)單、設(shè)計(jì)周期更短等優(yōu)點(diǎn)，并可以應(yīng)用更多先進(jìn)的技術(shù)，開(kāi)發(fā)更快的下一代處理器。
  • 關(guān)鍵字： 流水線CPU  時(shí)序設(shè)計(jì)  FPGA  

基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計(jì)

  • SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會(huì)用軟件模擬的方法來(lái)產(chǎn)生SPI 時(shí)序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計(jì)簡(jiǎn)單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動(dòng)發(fā)送出去的方法。
  • 關(guān)鍵字： SPI  VHDL  FPGA  

基于ARM的SoC FPGA嵌入式系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

  • 本白皮書(shū)討論用于實(shí)現(xiàn)基于ARM 的嵌入式系統(tǒng)的Altera 可編程芯片系統(tǒng)(SoC)方法。對(duì)于面臨產(chǎn)品及時(shí)面市、成本、性能、設(shè)計(jì)重用和產(chǎn)品長(zhǎng)壽命等苛刻要求的嵌入式系統(tǒng)開(kāi)發(fā)人員而言，單芯片方案是非常有價(jià)值的方法。
  • 關(guān)鍵字： 硬核處理器  嵌入式系統(tǒng)  FPGA  

基于FFT方法的音頻信號(hào)分析儀在FPGA上的實(shí)現(xiàn)

  • 傳統(tǒng)的完全由單片機(jī)控制的音頻信號(hào)分析儀由于實(shí)時(shí)性差、穩(wěn)定性不好等缺點(diǎn)而無(wú)法得到廣泛應(yīng)用。本文設(shè)計(jì)的基于FFT方法的音頻信號(hào)分析儀，通過(guò)快速傅里葉變換（FFT）把被測(cè)的音頻信號(hào)由時(shí)域信號(hào)轉(zhuǎn)換為頻域信號(hào)，將其分解成分立的頻率分量，利用FPGA（EP2C8Q208C8N）實(shí)現(xiàn)FFT算法，由凌陽(yáng)單片機(jī)SPCE061A控制分析結(jié)果的顯示等人機(jī)交互接口功能。
  • 關(guān)鍵字： FFT算法  音頻信號(hào)分析儀  FPGA  

FPGA大型設(shè)計(jì)應(yīng)用的多時(shí)鐘設(shè)計(jì)策略闡述

  • 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。
  • 關(guān)鍵字： 亞穩(wěn)態(tài)性  多時(shí)鐘  FPGA  

基于VHDL和高精度浮點(diǎn)運(yùn)算器的基2 FFT在FPGA上的設(shè)計(jì)仿真

  • 基于IEEE浮點(diǎn)表示格式及FFT算法，提出一種基2FFT的FPGA方法，完成了基于FPGA高精度浮點(diǎn)運(yùn)算器的FFT的設(shè)計(jì)。利用VHDL語(yǔ)言描述了蝶形運(yùn)算過(guò)程及地址產(chǎn)生單元，其仿真波形基本能正確的表示輸出結(jié)果。
  • 關(guān)鍵字： 蝶形運(yùn)算  FFT  FPGA  
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fpga-pwm介紹

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