憶阻器，AI芯片的新選擇

一項(xiàng)新的研究發(fā)現(xiàn)，通過將原子級薄型設(shè)備與傳統(tǒng)微芯片相結(jié)合，科學(xué)家們創(chuàng)造了模仿大腦的混合電子設(shè)備，可以幫助以比標(biāo)準(zhǔn)電子設(shè)備更節(jié)能的方式實(shí)施神經(jīng)網(wǎng)絡(luò)人工智能系統(tǒng)。

隨著電子產(chǎn)品變得越來越小，科學(xué)家們正在研究用于下一代電子產(chǎn)品的原子級薄二維材料。例如，石墨烯由單層碳原子組成，二硫化鉬由夾在兩層硫原子之間的一片鉬原子構(gòu)成。

“二維材料不僅具有最先進(jìn)的電氣性能，而且還具有出色的熱、機(jī)械、光學(xué)和化學(xué)性能，這可能會產(chǎn)生現(xiàn)在不存在的新應(yīng)用，”資深研究作者M(jìn)ario Lanza說。 

多個研究團(tuán)隊(duì)開發(fā)了基于二維材料的原型設(shè)備。然而，沒有一個顯示出計(jì)算或存儲數(shù)據(jù)的能力。此外，它們的制造主要依賴于與標(biāo)準(zhǔn)工業(yè)技術(shù)不兼容的合成和加工方法。此外，操縱單層二維材料具有挑戰(zhàn)性，因?yàn)楫?dāng)將它們從它們生長的表面轉(zhuǎn)移到對應(yīng)用更有用的基板上時，可能會出現(xiàn)缺陷。這些缺陷降低了設(shè)備的一致性和產(chǎn)量。

現(xiàn)在，科學(xué)家們創(chuàng)造了他們所說的第一個用二維材料制造的密集集成微芯片，所有這些都使用與半導(dǎo)體行業(yè)兼容的工藝?！拔覀儾粌H實(shí)現(xiàn)了優(yōu)異的性能，而且還實(shí)現(xiàn)了高產(chǎn)量和低可變性，”Lanza 說。

在這項(xiàng)新研究中，研究人員對六方氮化硼進(jìn)行了實(shí)驗(yàn)。這種原子級薄的陶瓷通常用作 2D 電子產(chǎn)品中的絕緣材料。“大多數(shù)人的專長是半導(dǎo)體，”Lanza 說。“我們是絕緣體專家?！?/p>

科學(xué)家們希望克服以前基于二維材料的設(shè)備所面臨的許多挑戰(zhàn)。例如，Lanza 和他的同事并沒有試圖用二維材料制造晶體管，而是打算制造憶阻器。憶阻器或記憶電阻器本質(zhì)上是開關(guān)，可以記住它們在電源關(guān)閉后切換到的電狀態(tài)。

“大多數(shù)團(tuán)隊(duì)都專注于晶體管，可能是因?yàn)樗鼈兪请娮赢a(chǎn)品的旗艦組件，”Lanza 說?！跋喾?，我們專注于憶阻器，它目前的市場規(guī)模要小得多，但在數(shù)據(jù)存儲、計(jì)算、加密和通信方面也有巨大的潛力?！?/p>

全世界的科學(xué)家都希望使用憶阻器和類似元件來構(gòu)建像神經(jīng)元一樣可以計(jì)算和存儲數(shù)據(jù)的電子設(shè)備。當(dāng)傳統(tǒng)微芯片在處理器和內(nèi)存之間來回移動數(shù)據(jù)時，這些憶阻設(shè)備可以大大減少能量和時間損失。這種受大腦啟發(fā)的神經(jīng)形態(tài)硬件也可能被證明是實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)的理想選擇。這些人工智能系統(tǒng)越來越多地用于支持自動駕駛汽車和分析醫(yī)學(xué)掃描等應(yīng)用。

憶阻器是“容錯的簡單設(shè)備”，Lanza 說。相比之下，晶體管“需要完美的晶體材料，”他解釋道。Lanza 指出，憶阻器也不會遇到晶體管會遇到的其他問題，例如接觸電阻——即它們與其他組件接觸點(diǎn)處的電阻。

此外，之前的大多數(shù)工作都依賴于只有一層或兩層厚的二維材料，而 Lanza 和他的同事使用了一片由大約 18 層組成的二維材料，總厚度約為 6 納米。“這種較厚的材料不容易開裂，”Lanza說。

此外，研究人員不是在傳統(tǒng)硅晶圓等空白基板上構(gòu)建二維設(shè)備，而是在標(biāo)準(zhǔn) CMOS 微芯片上制造二維設(shè)備。微芯片可以幫助控制憶阻器中的電流和開關(guān)，這有助于成功制造二維設(shè)備。

制造用于計(jì)算的晶體管的研究人員通常使用所謂的前端步驟。相比之下，Lanza 和他的同事將他們的憶阻器構(gòu)建在連接晶圓上設(shè)備的后端線路互連上。憶阻器通常以這種方式集成到微芯片上，“不同之處在于我們使用二維材料而不是其他材料，”Lanza 說。

研究人員將多層六方氮化硼片轉(zhuǎn)移到 4 平方厘米硅微芯片的后端互連線上，該硅微芯片包含 200 毫米硅晶片上180 納米節(jié)點(diǎn)的 CMOS晶體管。接下來，他們通過蝕刻六方氮化硼并在頂部圖案化和沉積電極，用這種組合制造電路。這些電路每個都由 5×5 的交叉單元陣列組成，每個單元由一個晶體管和一個憶阻器組成。

研究人員指出，雖然大多數(shù)使用二維材料制造的設(shè)備尺寸都超過 1 平方微米，但新研究中的憶阻器僅為 0.053 μm 2 。如果有更先進(jìn)的微芯片可用，這些憶阻器“可以很容易地做得更小，”Lanza說。

CMOS 晶體管有助于控制二維憶阻器上的電流。這有助于實(shí)現(xiàn)憶阻器約 500 萬次開關(guān)周期的耐用性，與現(xiàn)有的電阻式 RAM和相變存儲器大致相當(dāng)。如果沒有 CMOS 晶體管，憶阻器只能承受大約 100 個周期。

研究人員展示了他們可以使用他們的設(shè)備執(zhí)行內(nèi)存計(jì)算操作，構(gòu)建“or”和“imply”邏輯門。他們指出，他們可以通過修改設(shè)備之間的互連來運(yùn)行更復(fù)雜的操作。

此外，科學(xué)家們指出，混合微芯片的電導(dǎo)率可以通過施加電脈沖動態(tài)調(diào)整到不同的水平，這種特性稱為尖峰時間依賴性可塑性。此功能表明該設(shè)備可以幫助實(shí)現(xiàn)尖峰神經(jīng)網(wǎng)絡(luò)，該網(wǎng)絡(luò)比傳統(tǒng)神經(jīng)網(wǎng)絡(luò)更能模仿人腦。

尖峰神經(jīng)網(wǎng)絡(luò)中的關(guān)鍵組件——“spike”，只有在給定時間內(nèi)接收到一定數(shù)量的輸入信號后才會產(chǎn)生輸出信號。由于尖峰神經(jīng)網(wǎng)絡(luò)很少觸發(fā)尖峰，因此與典型的人工神經(jīng)網(wǎng)絡(luò)相比，它們處理的數(shù)據(jù)要少得多，原則上需要更少的功率和通信帶寬。科學(xué)家們指出，傳統(tǒng)的電子設(shè)備不太適合運(yùn)行尖峰神經(jīng)網(wǎng)絡(luò)，因此市場需要開發(fā)新的神經(jīng)形態(tài)硬件來運(yùn)行它們。

作為原理證明，研究人員使用他們的設(shè)備創(chuàng)建了一個尖峰神經(jīng)網(wǎng)絡(luò)，該設(shè)備具有 784 個輸入神經(jīng)元、一個由 400 個神經(jīng)元組成的興奮層和一個由 400 個神經(jīng)元組成的抑制層。當(dāng)使用標(biāo)準(zhǔn)任務(wù)進(jìn)行測試時——對修改后的國家標(biāo)準(zhǔn)與技術(shù)研究所 (MNIST) 手寫數(shù)字?jǐn)?shù)據(jù)庫中的圖像進(jìn)行分類——這個簡單的設(shè)備仍然達(dá)到了大約 90% 的準(zhǔn)確率。

科學(xué)家們指出，他們的設(shè)備需要大約 1.4 至 5 伏的電壓來進(jìn)行切換，這與二維材料領(lǐng)域的其他原型相比較低，后者可能需要超過 20 伏的電壓。不過，他們指出，這個電壓高于當(dāng)時使用的電壓180 納米 CMOS 節(jié)點(diǎn)。然而，他們認(rèn)為這個電壓可能不會阻礙這項(xiàng)技術(shù)的發(fā)展，因?yàn)橛性S多商業(yè)微芯片可以在更高的電壓下運(yùn)行——例如，最先進(jìn)的 3D-NAND 閃存的編程電壓大約為 20 V，所有用于汽車應(yīng)用的雙極 CMOS 微芯片都需要高達(dá) 40 V 的電壓。

此前，IBM 研究人員試驗(yàn)了將 2D 材料放置在微芯片上的好處。2011 年，他們制造了一個包含一個石墨烯晶體管和兩個電感器的電路，并在 2014 年開發(fā)了一個包含三個石墨烯晶體管、四個電感器、三個電容器和兩個電阻器的更大電路，Lanza 說。然而，IBM 顯然放棄了這種方法，“可能是因?yàn)殡y以轉(zhuǎn)移單層二維材料，”他說。相比之下，Lanza 和他的同事使用了一種更耐用的 18 層厚材料。他預(yù)測“現(xiàn)在許多其他科學(xué)家將在功能性微芯片而不是非功能性 SiO2 基板上創(chuàng)建他們的原型，這將引發(fā)更多發(fā)現(xiàn)?！?/p>

Lanza 還指出，二維材料通常是材料科學(xué)家的領(lǐng)域，而不是芯片工程師的領(lǐng)域?！耙M(jìn)行我們所做的實(shí)驗(yàn)，您需要使用特定軟件設(shè)計(jì)微芯片，然后進(jìn)行多項(xiàng)目晶圓流片，或者像我們的情況一樣，流片整個晶圓，”他說?！叭绻闶褂?180 納米節(jié)點(diǎn)的 CMOS 技術(shù)，如我們的情況，第一個成本為 25,000 美元，第二個成本為 100,000 美元。許多研究小組不僅不能設(shè)計(jì)這個，他們甚至負(fù)擔(dān)不起。在我們的案例中，我在清華大學(xué)的同事提供了晶圓，我集成了材料?！?/p>

Lanza 指出，他們的研究已經(jīng)引起了領(lǐng)先半導(dǎo)體公司的興趣?？茖W(xué)家們現(xiàn)在的目標(biāo)是超越 4 cm 2硅微芯片，“制造整個 300 毫米晶圓，”Lanza 說。