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實驗8:4位奇偶校驗器

發(fā)布人:xiaxue 時間:2023-10-09 來源:工程師 發(fā)布文章

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  • (1)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;
  • (2)通過實驗理解和掌握奇偶校驗器原理;
  • (3)掌握用Verilog HDL描述奇偶校驗器的方法。
實驗任務(wù)

設(shè)計一個4位奇偶校驗器電路。要求當(dāng)輸入的4位二進制碼中有奇數(shù)個“1”時,輸出為“1”,否則輸出為“0”。

實驗原理

奇偶校驗,即判斷輸入變量中1的個數(shù)。當(dāng)輸入變量中1的個數(shù)是奇數(shù)時,輸出為1。當(dāng)輸入變量中1的個數(shù)是偶數(shù)時,輸出為0。真值表及邏輯表達式如下所示:

Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’
經(jīng)過化簡得到:Y=A⊕B⊕C⊕D


邏輯電路

Verilog HDL建模描述

4選1多路選擇器程序清單mult4.v

  module parity4   (
     input wire a,b,c,d,           //定義4個輸入
     output wire led    	        //定義奇偶校驗輸出結(jié)果對應(yīng)的led
   );
   assign led = a^b^c^d;		//根據(jù)邏輯表達式賦值
  endmodule
實驗步驟
  1. 打開Lattice Diamond,建立工程。
  2. 新建Verilog HDL設(shè)計文件,并鍵入設(shè)計代碼。
  3. 綜合并分配管腳,將輸入信號(a,b,c,d)分配至撥碼開關(guān)(M7,M8,M9,M10),將輸出信號led分配至板卡上的LED(N13)。
  4. 構(gòu)建并輸出編程文件,燒寫至FPGA的Flash之中。
  5. 改變撥碼開關(guān),觀察輸出結(jié)果。


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