實(shí)驗(yàn)8：4位奇偶校驗(yàn)器

設(shè)計(jì)一個(gè)4位奇偶校驗(yàn)器電路。要求當(dāng)輸入的4位二進(jìn)制碼中有奇數(shù)個(gè)“1”時(shí)，輸出為“1”，否則輸出為“0”。

奇偶校驗(yàn)，即判斷輸入變量中1的個(gè)數(shù)。當(dāng)輸入變量中1的個(gè)數(shù)是奇數(shù)時(shí)，輸出為1。當(dāng)輸入變量中1的個(gè)數(shù)是偶數(shù)時(shí)，輸出為0。真值表及邏輯表達(dá)式如下所示：

Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’
經(jīng)過(guò)化簡(jiǎn)得到：Y=A⊕B⊕C⊕D

4選1多路選擇器程序清單mult4.v

  module parity4   (
     input wire a,b,c,d,           //定義4個(gè)輸入
     output wire led    	        //定義奇偶校驗(yàn)輸出結(jié)果對(duì)應(yīng)的led
   );
   assign led = a^b^c^d;		//根據(jù)邏輯表達(dá)式賦值
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計(jì)文件，并鍵入設(shè)計(jì)代碼。
3. 綜合并分配管腳，將輸入信號(hào)(a,b,c,d)分配至撥碼開關(guān)(M7,M8,M9,M10)，將輸出信號(hào)led分配至板卡上的LED(N13)。
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 改變撥碼開關(guān)，觀察輸出結(jié)果。