選擇適合目標(biāo)應(yīng)用的正確時(shí)鐘芯片

　　本文對(duì)時(shí)鐘芯片劃分為若干基本大類(lèi)供設(shè)計(jì)者做出更加明智的時(shí)鐘選擇。
 
　　一般來(lái)說(shuō)，時(shí)鐘芯片可根據(jù)其用途來(lái)分類(lèi)。圖1將這些用途確定為（1）時(shí)鐘生成、（2）時(shí)鐘分配和（3）時(shí)鐘處理。由于市售的許多芯片均具有不止一種用途，因此，圖1中還示出了一類(lèi)混合型時(shí)鐘。 
 

圖1  時(shí)鐘芯片的用途分類(lèi)
 

時(shí)鐘生成
 
　　此類(lèi)時(shí)鐘可生成一個(gè)或多個(gè)新的時(shí)鐘頻率。放置于時(shí)鐘樹(shù)起點(diǎn)的此類(lèi)時(shí)鐘芯片稱(chēng)為時(shí)鐘發(fā)生器。為了生成系統(tǒng)所需的各種時(shí)鐘頻率，必須采用這種發(fā)生器。另一方面，當(dāng)此類(lèi)芯片直接插入時(shí)鐘樹(shù)內(nèi)時(shí)，則被稱(chēng)為時(shí)鐘合成器。如果一個(gè)發(fā)生器無(wú)法從起點(diǎn)處生成所需的全部頻率，則可在時(shí)鐘樹(shù)分支中采用合成器來(lái)生成其余的頻率。

　　圖2示出了通用型時(shí)鐘生成器件。這些器件的特征是其輸出頻率為輸入頻率f1的倍數(shù)，其中，x、y或z可以是任何數(shù)（整數(shù)或非整數(shù)）。位于時(shí)鐘樹(shù)起點(diǎn)的時(shí)鐘發(fā)生器需要采用一個(gè)振蕩器源（例如晶體）作為輸入。這些芯片具有一個(gè)內(nèi)部振蕩器，以完善所需的振蕩電路。CY25702、CY22050和CY22392是賽普拉斯半導(dǎo)體公司時(shí)鐘產(chǎn)品庫(kù)中的幾款器件實(shí)例。有些時(shí)鐘產(chǎn)品不僅包括該振蕩器電路，而且還包括晶體，比如CY25701和CY25702。除了該輸入振蕩電路以外，發(fā)生器和合成器是相似的。一個(gè)內(nèi)部鎖相環(huán)（PLL）構(gòu)成了這些器件的核心。
 
　　面向時(shí)鐘合成器應(yīng)用的芯片還可以提供一項(xiàng)額外的好處，即電平變換（包括信號(hào)傳輸和電壓電平變換）。例如，一個(gè)芯片可以接受3.3V LVTTL輸入，而輸出3.3V LVPECL（例如CY22394或CYXP304）或2.5V LVTTL（例如CY22050或CY22395）。
 
時(shí)鐘分配
 
　　時(shí)鐘分配器件用于提供一種或多種輸出頻率的多個(gè)副本。在業(yè)界，這些器件有一個(gè)不太嚴(yán)格的稱(chēng)呼，即“緩沖器”。如圖2所示，此類(lèi)器件可進(jìn)一步細(xì)分為非PLL型緩沖器和PLL型緩沖器。當(dāng)未采用輸出分頻器時(shí)，非PLL型緩沖器僅提供輸入頻率的多個(gè)副本。如果在輸出端上設(shè)置分頻器，則能夠同時(shí)輸出多種頻率。一般地，在非PLL型緩沖器中只能提供整數(shù)分頻（N）。由于不包含PLL，這些器件因而不能對(duì)輸入頻率進(jìn)行倍頻。常用的非PLL型分配緩沖器包括CY2309NZ和CY2DP3110。
 
　　交叉開(kāi)關(guān)/多路復(fù)用器是一種在需要對(duì)輸入進(jìn)行開(kāi)關(guān)操作的特殊非PLL型緩沖器。圖2示出了該器件所執(zhí)行的各種操作。兩個(gè)輸入與兩個(gè)輸出相連，以用作一個(gè)（a）1:1緩沖器、（b）開(kāi)關(guān)或（c、d）1:2緩沖器。這種器件（例如CY2PP326）在通信市場(chǎng)上很普遍。
 
　　PLL型緩沖器可實(shí)現(xiàn)輸入頻率的倍頻（M）。亦可以采用輸出分頻器（N）來(lái)提供某種分頻功能。這些M和N的數(shù)值一般為整數(shù)。分?jǐn)?shù)N分頻器也是可以接受的，但是這種專(zhuān)用功能通常由時(shí)鐘生成芯片提供。 
 

圖2  普通時(shí)鐘種類(lèi)圖解
 
　　與非PLL型緩沖器相比，PLL型緩沖器除了倍頻之外還有其他幾項(xiàng)優(yōu)點(diǎn)。由于大多數(shù)PLL都工作于上升時(shí)鐘脈沖沿輸入（而不是下降沿），因此，可以在不減小輸出占空比的情況下大幅度地減小輸入占空比。于是，PLL型緩沖器在需要進(jìn)行占空比校正的場(chǎng)合中使用。
 
　　PLL的另一項(xiàng)優(yōu)點(diǎn)是低的輸入至輸出傳播延遲。傳播延遲可從非PLL型器件的ns級(jí)縮短至PLL型器件的數(shù)百ps，因而有時(shí)稱(chēng)為零延遲緩沖器(ZDB)。憑借這種近零傳播延遲，輸出呈現(xiàn)出與輸入的相位同步。利用同步時(shí)鐘的通用時(shí)鐘總線(xiàn)架構(gòu)是ZDB（例如CY23EP05）的一種常見(jiàn)應(yīng)用。
 
　　PLL型時(shí)鐘還用來(lái)提供可調(diào)的輸入至輸出延遲。這種應(yīng)用要求把PLL的反饋接線(xiàn)引出至封裝上的一個(gè)外部引腳。在該反饋輸入端上引入延時(shí)實(shí)現(xiàn)了對(duì)輸入至輸出時(shí)鐘相位校準(zhǔn)的控制。在反饋通路上設(shè)置一個(gè)容性負(fù)載或一條長(zhǎng)度合適的傳輸線(xiàn)是產(chǎn)生該延遲的兩種方法。有些芯片（例如賽普拉斯的RoboClock系列，即CY7B993V）具有一種可調(diào)內(nèi)部延遲功能，用戶(hù)可為每個(gè)輸出選用該功能。這樣，通過(guò)為每個(gè)輸出配置一個(gè)具有合適延遲的緩沖器，就能夠用于消除PCB走線(xiàn)長(zhǎng)度的電路板時(shí)滯。
 
　　PLL另一個(gè)好處是其能夠?qū)Χ秳?dòng)加以衰減。PLL的閉環(huán)特性使得這些緩沖器具有幾MHz或更小的帶寬。任何高于該帶寬的抖動(dòng)頻率都將被PLL所衰減。因此，PLL型緩沖器是天然的抖動(dòng)濾波器。這種器件適用于無(wú)法接受時(shí)鐘抖動(dòng)并需要加以清除的應(yīng)用。
 
　　正如時(shí)鐘合成器那樣，除了上述用于時(shí)鐘分配之外，PLL型時(shí)鐘芯片還可以提供信號(hào)傳輸和電壓電平變換。
 

時(shí)鐘處理
 
　　第三類(lèi)時(shí)鐘芯片用于對(duì)輸入時(shí)鐘波形進(jìn)行某種形式的處理。最簡(jiǎn)單的形式可能就是信號(hào)傳輸電平變換器了。例如在市售芯片中，有的只接收LVTTL并輸出LVPECL。
 
　　較為復(fù)雜的形式包括專(zhuān)用PLL型抖動(dòng)衰減器件。這種器件可遵循業(yè)界規(guī)范（即SONET）的抖動(dòng)發(fā)生和抖動(dòng)峰化要求。用于實(shí)現(xiàn)時(shí)鐘冗余的芯片代表了另一類(lèi)時(shí)鐘處理器。例如賽普拉斯的FailSafe系列（即CY23FS08）就具有兩個(gè)冗余輸入，這樣，如果芯片檢測(cè)到一個(gè)輸入消失，則輸出相位和頻率將自動(dòng)地平穩(wěn)切換至另一個(gè)輸入。
 
　　擴(kuò)頻時(shí)鐘發(fā)生（SSCG）是另一種時(shí)鐘處理器，廣泛應(yīng)用于降低系統(tǒng)的電磁干擾（EMI）。產(chǎn)品實(shí)例包括CY25701、CY25100和CY25200。這些SSCG芯片可輸出一個(gè)輸入基準(zhǔn)頻率的調(diào)頻版本。該方案通過(guò)把輸出頻率散布于某個(gè)有限的范圍內(nèi)（通常小于輸入頻率的1%）來(lái)降低系統(tǒng)EMI。由于輸出時(shí)鐘波形分布于各種擴(kuò)頻頻率之上，因此，在輸出信號(hào)任一頻率中功率較之在單個(gè)輸入頻率中的功率有所降低。這種做法改善了電路板內(nèi)的信號(hào)完整性。

混合型時(shí)鐘

    混合型時(shí)鐘組合了時(shí)鐘生成、發(fā)生和處理功能。圖2示出了一種可能性，包括：（1）SSCG、（2）采用直接輸入的時(shí)鐘合成，或采用另外一個(gè)（晶體）輸入的時(shí)鐘發(fā)生，以及（3）某種時(shí)鐘分配能力。市售的混合型時(shí)鐘有許多種，事實(shí)上，市場(chǎng)的影響力正在使時(shí)鐘的專(zhuān)用性變得越來(lái)越強(qiáng)。使時(shí)鐘與其特定的最終市場(chǎng)相適應(yīng)所產(chǎn)生的作用往往有利于混合型時(shí)鐘的生成。例如PCI市場(chǎng)需要在33、66、100和133MHz頻率上采用1%向下擴(kuò)頻的SSCG，因此，除了多個(gè)輸出副本以外，通常設(shè)置在面向PCI市場(chǎng)的混合型時(shí)鐘（例如IMIZ9531）之中。

選擇正確的時(shí)鐘
 
　　對(duì)于按用途分類(lèi)的時(shí)鐘芯片，表1分析了其各自不同的特點(diǎn)，旨在幫助設(shè)計(jì)者選擇與應(yīng)用最適合的芯片種類(lèi)。例如，如前文所述，任何PLL型時(shí)鐘均能夠?qū)Σ涣嫉妮斎胝伎毡冗M(jìn)行校正。如果應(yīng)用只要求對(duì)I/O信號(hào)傳輸標(biāo)準(zhǔn)和/或電壓電平進(jìn)行變換，則非PLL型緩沖器是最簡(jiǎn)單、最具成本效益性的解決方案。不過(guò)，合成器和PLL型緩沖器也可完成這些變換，并在需要其他功能起到雙重作用。抖動(dòng)衰減是PLL型器件所固有的（較）窄帶寬特性。
 

表1  各類(lèi)時(shí)鐘彼此不同的典型特征
 

區(qū)分要素
 

時(shí)鐘發(fā)生
 

時(shí)鐘分配
 

時(shí)鐘處理
 

發(fā)生器
 

合成器
 

非PLL型
 

PLL型
 

不良輸入占空比校正
 

X
 

X
 

交叉/多路復(fù)用器
 

X
 

電壓電平變換
 

X
 

X
 

X
 

信號(hào)傳輸標(biāo)準(zhǔn)變換
 

X
 

X
 

X
 

內(nèi)部晶體振蕩器
 

X
 

抖動(dòng)衰減
 

X
 

X
 

X
 

分頻
 

X
 

X
 

X
 

倍頻
 

X
 

X
 

X
 

多個(gè)無(wú)關(guān)輸出頻率
 

X
 

X
 

寬輸入頻率選擇
 

X
 

X
 

X
 

寬輸出頻率選擇
 

X
 

X
 

用于扇出的多個(gè)輸出副本
 

X
 

X
 

低傳播延遲（輸入至輸出）
 

X
 

EMI抑制（擴(kuò)頻發(fā)生）
 

X
 

可調(diào)輸入-輸出延遲
 

X
 

X
 

冗余
 

X
 

可編程功能
 

X
 

X
 

X
 

X
 

實(shí)例
 

CY22050
 

CY25702
 

CY22392
 

CY22050
 

CY2PP3115
 

CY2304NZ
 

CY23EP09
 

CY7B995
 

CY23FS04
 

CY23FS08
 

　　時(shí)鐘處理器芯片可以用來(lái)執(zhí)行多種任務(wù)，表1只列出為數(shù)不多的幾個(gè)實(shí)例。另外，還有眾多的混合型時(shí)鐘可供選擇，而且混合時(shí)鐘的變型遠(yuǎn)遠(yuǎn)超出了表1所概括的可能性。 

　　此外可編程時(shí)鐘芯片的可編程功能不會(huì)改變其自身的固有用途或類(lèi)別，但確實(shí)提供了許多額外的好處，設(shè)計(jì)者在選擇時(shí)鐘芯片時(shí)對(duì)此應(yīng)有所了解。在競(jìng)相推出要求符合最新標(biāo)準(zhǔn)的系統(tǒng)的過(guò)程中，可編程芯片使得設(shè)計(jì)者能夠在無(wú)需重新設(shè)計(jì)電路板的情況下調(diào)整系統(tǒng)的時(shí)鐘功能，從而加快了產(chǎn)品的面市時(shí)間。此外，可編程時(shí)鐘還通過(guò)合并庫(kù)存量而降低了成本。與非可編程型解決方案相比，它們的引腳數(shù)目也較少，因而節(jié)省了寶貴的板級(jí)空間。

　　采用可編程芯片時(shí)做出的犧牲是必須對(duì)其進(jìn)行編程而提供性能空間。因此，已經(jīng)通過(guò)ASIC、FPGA或其他控制器而擁有了串行接口的系統(tǒng)自然適合于可編程芯片。某些種類(lèi)的時(shí)鐘芯片還可以采用EPROM寄存器來(lái)進(jìn)行編程。

做出明智的選擇 

    由于可供設(shè)計(jì)者挑選的時(shí)鐘芯片非常之多，因此，回顧并了解如何實(shí)現(xiàn)每種時(shí)鐘芯片的特性與目標(biāo)應(yīng)用的最佳匹配是頗有益處的。面對(duì)大量的時(shí)鐘芯片，本文為您提供了選擇指南，藉此來(lái)實(shí)現(xiàn)與您的應(yīng)用相適合的最高效、最經(jīng)濟(jì)的時(shí)鐘樹(shù)設(shè)計(jì)方案。