借助智能DAQ, 獲得高級數(shù)據(jù)采集技術(shù)

　　模擬波形的生成

　　不少多功能DAQ設(shè)備都配有模擬輸出通道，能夠為了生成連續(xù)的模擬波形而需要用到FIFO緩沖。 生成的波形可將FIFO用作循環(huán)緩沖區(qū)，且無需從主機處接受任何更新數(shù)據(jù)，即可連續(xù)不斷地重新生成一系列的模擬值。 通信總線的有無對此影響不大，因為并沒有針對設(shè)備的頻繁數(shù)據(jù)讀寫。 而如果波形需要修改，就必須重新啟動輸出任務(wù)并向FIFO寫入新數(shù)據(jù)。 另一個辦法是向硬件FIFO設(shè)備連續(xù)讀寫數(shù)據(jù)，而這又會導(dǎo)致輸出任務(wù)出現(xiàn)時滯。 借助智能DAQ，用戶能夠?qū)⒉ㄐ屋敵鼋Y(jié)果存儲于硬件，甚至能夠通過硬件觸發(fā)改變波形，進而創(chuàng)建任意波形發(fā)生器。

　　下方的函數(shù)發(fā)生器范例通過數(shù)字輸入線，觸發(fā)了輸出波形中的改動。 通過組合數(shù)字I/O線0與1，我們?nèi)〉昧藨?yīng)用于模擬輸出的4種不同狀態(tài)或稱條件。

　　圖11a. 配有智能DAQ條件0的函數(shù)發(fā)生器 – 零輸出

　　圖11b. 配有智能DAQ條件1的函數(shù)發(fā)生器 – 正弦波

　　當兩線皆呈現(xiàn)低電平時，執(zhí)行條件0;如圖11a所示，輸出值為0 V常量。而當DIO線0呈現(xiàn)高電平而DIO線1呈現(xiàn)低電平時，條件1將在模擬輸出0上執(zhí)行并生成一個正弦波。用戶可通過該正弦生成結(jié)構(gòu)(圖11b)中的正 弦發(fā)生器Express VI，配置NI LabVIEW FPGA必需的參數(shù)，交互地配置正弦波。

　　圖11c. 配有智能DAQ條件2的函數(shù)發(fā)生器 – 方波

　　條件2(圖11c)能夠在While循環(huán)的每輪迭代中，輕松切換布爾值。 數(shù)值較低時，整數(shù)15000便被寫入模擬輸出AO0，以對應(yīng)16位DAC內(nèi)由輸出寄存器存放的數(shù)值：15000。 16位有符號整數(shù)可以包含-32768到32767之間的數(shù)值。當輸出電壓范圍介于-10 V和10 V時，向模擬輸出AO0寫入-32768會生成-10 V電壓，而寫入32767則生成10 V電壓。該例中，因我們的寫入值為15000，則生成的電壓將低于5 V。(數(shù)學(xué)公式為: 15000/32767 * 10 V = 4.5778 V) 通常，條件2會輸出一個在0 V和4.578 V之間變換的方波。

　　圖11d. 配有智能DAQ條件3的函數(shù)發(fā)生器 – 鋸齒波

　　當DIO 0和DIO 1均呈現(xiàn)高電平時，便執(zhí)行最后一個條件(圖11d);其間，須借助查找表(LUT)連續(xù)生成一個鋸齒波。 作為另一類Express VI的查表VI，既能存儲任意波形值，也能通過編程建立波形值的索引。 該例中，接受配置的鋸齒波可在模擬輸出通道0上生成。

　　通過將所有的值都存儲在FPGA上，用戶在降低總線依賴性的同時，也確保了波形更新時硬件定時的速度和可靠性。 之前各部分中所描述的模擬輸入的觸發(fā)和同步靈活性同樣適用于模擬輸出;借助智能DAQ，用戶能夠以不同速率，完全獨立地更新各路模擬輸出通道。 這意味著：用戶可在不影響其他通道輸出結(jié)果的前提下，修改單個周期性波形的頻率。 請注意：大多數(shù)數(shù)據(jù)采集硬件均不具備此項功能。