基于FPGA的PPM系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

　　/*to detect the position of the

　　shortest pulse*/

　　module shortest_pulse_det

　　(clk,ppm_in,dout) ;

　　input clk,ppm_in;

　　output dout;

　　reg dout;

　　reg temp1,temp2,temp4;

　　wire temp3;

　　always @ (posedge clk)

　　begin

　　temp1<=ppm_in;

　　temp2<=temp1;

　　end

　　assign temp3=temp2&ppm_in;

　　always @ (posedge clk)

　　begin

　　temp4<=temp3;

　　dout<=temp4;

　　end

　　endmodule

　　時(shí)序仿真

　　對(duì)上述調(diào)制與解調(diào)模塊的頂層原理圖互聯(lián)后，在QuartusII平臺(tái)下選擇了Cyclone系列芯片EP1C3T100C6，運(yùn)行時(shí)序仿真后得到整機(jī)系統(tǒng)的時(shí)序仿真圖如圖6所示。

　　通過(guò)圖6，可以發(fā)現(xiàn)該PPM系統(tǒng)的調(diào)制與解調(diào)部分均滿足要求，有著較好的性能。其中輸出比特流(dout)相對(duì)于輸入比特流(datain)有一定的延遲，這個(gè)延遲來(lái)源于兩個(gè)方面，一是系統(tǒng)設(shè)計(jì)中的整形模塊等所引入的延遲，二是布局布線后器件及連線的固有延遲。同時(shí)通過(guò)查看綜合報(bào)告，得知整機(jī)系統(tǒng)總共使用了14個(gè)LE，對(duì)邏輯資源的消耗較少。

　　結(jié)語(yǔ)

　　本文提出的基于FPGA的PPM系統(tǒng)的設(shè)計(jì)方案，在用簡(jiǎn)明的Verilog HDL代碼實(shí)現(xiàn)后，對(duì)FPGA的邏輯資源消耗較少，而且電路性能較好，時(shí)序仿真結(jié)果證明了上述結(jié)論。對(duì)實(shí)際通信中PPM系統(tǒng)的應(yīng)用具有一定的參考價(jià)值。在民用飛機(jī)機(jī)載設(shè)備S模式應(yīng)答機(jī)的應(yīng)答信號(hào)的傳輸過(guò)程中，采用的正是PPM體制，筆者將參考本文的設(shè)計(jì)方案，并做適當(dāng)?shù)男薷?，?yàn)證其是否可用于S模式應(yīng)答機(jī)的空地?cái)?shù)據(jù)鏈中。