新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > 基于雙DSP硬件架構(gòu)的固態(tài)開關(guān)控制系統(tǒng)設(shè)計

基于雙DSP硬件架構(gòu)的固態(tài)開關(guān)控制系統(tǒng)設(shè)計

作者: 時間:2013-02-18 來源:網(wǎng)絡(luò) 收藏

在該控制系統(tǒng)中,主DSP實現(xiàn)功能。系統(tǒng)故障以開關(guān)信號形式通過外部中斷送入主DSP,以保證系統(tǒng)的高速響應(yīng)。主DSP輸出的晶閘管控制信號通過FPGA輸出至晶閘管觸發(fā)模塊。協(xié)DSP負(fù)責(zé)主、備用側(cè)電源質(zhì)量的監(jiān)控,其主要功能為。監(jiān)測結(jié)果以“開關(guān)信號”以及“16位數(shù)據(jù)”兩種形式輸出。

本文引用地址:http://m.butianyuan.cn/article/148106.htm

e.jpg


如圖5所示,主、協(xié)DSP除單線GPIO直連端口外,主要通過FPGA相連。連接端口包括并行系統(tǒng)總線端口和通用I/O(GPIO)端口,分別用于傳遞“16位數(shù)據(jù)”和“開關(guān)信號”參量。并行系統(tǒng)總線端口用于連接DSP和FPGA內(nèi)置的雙口RAM。該數(shù)據(jù)端口可使主、協(xié)DSP以兆赫茲級的速度并行通訊,適合傳輸大量的系統(tǒng)參數(shù)。GPIO端口則用于快速傳遞各種故障狀態(tài)。此外,F(xiàn)PGA還負(fù)責(zé)實現(xiàn)底層保護功能,微處理器如DSP雖可滿足系統(tǒng)智能化控制需求,但一些不可預(yù)知事件會導(dǎo)致控制系統(tǒng)出現(xiàn)嚴(yán)重故障。因此,除DSP外,系統(tǒng)利用FPGA增加了納秒級控制速度的底層保護功能。如圖5所示,系統(tǒng)電流與溫度開關(guān)信號經(jīng)過模擬信號調(diào)理模塊形成過流、過溫故障信號后,直接送入FPGA。當(dāng)系統(tǒng)發(fā)生過流、過溫故障時,F(xiàn)PGA故障鎖存模塊將使晶閘管控制信號失效。整個保護過程所涉及信號處理單元少,結(jié)構(gòu)簡單,大大提高了系統(tǒng)的可靠性和響應(yīng)速度。在此將進一步介紹各主要控制系統(tǒng)功能模塊的實現(xiàn)方法,并給出實體裝置的運行結(jié)果。

4 主要系統(tǒng)功能的實現(xiàn)
4.1 主DSP功能
改進后的流程如圖6所示。

f.jpg


由于系統(tǒng)采用雙DSP控制架構(gòu),每個DSP運算量較小,采用TMS320F12812型DSP芯片即可滿足需求。根據(jù)SSTS控制系統(tǒng)需求,主DSP主要配
置了外部中斷、外部存儲器接口、SCI等外設(shè)。其中,外部存儲器接口用于連接FPGA內(nèi)置的雙口RAM。根據(jù)系統(tǒng)仿真結(jié)果,主DSP程序在MBB控制基礎(chǔ)上增加了對故障位置的判斷。當(dāng)故障發(fā)生在負(fù)載側(cè)即故障電流很大時,應(yīng)切斷負(fù)載一段時間后(大于系統(tǒng)繼電保護重合閘時間),再次嘗試接入電源。若重新投切仍不成功,則說明負(fù)載故障無法恢復(fù),不再切入任何電源。
4.2 同步信號采樣的實現(xiàn)與改進
在電力系統(tǒng)運行中,由于種種原因可能引起電網(wǎng)頻率漂移,若采樣周期不是實際周期信號整數(shù)倍,會造成頻譜泄露,從而引起誤差。采用鎖相環(huán)跟蹤鎖定電網(wǎng)頻率可解決該問題。硬件鎖相環(huán)電路主要由方波產(chǎn)生信號電路和鎖相倍頻電路兩部分組成。由過零比較電路產(chǎn)生的50 Hz方波信號經(jīng)過鎖相倍頻電路產(chǎn)生12.8 kHz采樣頻率信號。該電路結(jié)構(gòu)簡單,響應(yīng)速度快,但在系統(tǒng)發(fā)生缺相故障或諧波干擾時,硬件鎖相電路將可能無法可靠跟蹤電網(wǎng)50 Hz信號,造成采樣電路工作不正常。該控制系統(tǒng)將硬件鎖相環(huán)輸出信號送入FPGA進行頻率檢測跟蹤,當(dāng)跟蹤輸出的電網(wǎng)頻率與50 Hz偏差大于1 Hz時,由FPGA輸出標(biāo)準(zhǔn)12.8 kHz采樣觸發(fā)信號,以保證系統(tǒng)可靠運行。



評論


技術(shù)專區(qū)

關(guān)閉