解決DSP設(shè)計面臨的終極挑戰(zhàn)

時鐘樹(用于實現(xiàn)同步時鐘以觸發(fā)設(shè)計的線網(wǎng)和緩沖區(qū))會在其自身的觸發(fā)運算過程中從芯片中吸收一些能量。在對最新的高速芯片中遍布的時鐘樹(通常數(shù)量較大)進行充電和放電的過程中，也會消耗能量。此外，有些新一代 DSP 使用了速度更快的時鐘 (1GHz 或更高)，這就需要耗能更多的更大的激勵器。如果要通過芯片和相關(guān)的時滯最小化時鐘傳播延遲，則需要更大的激勵器。這又導致消耗更多的能量。

用于降低能耗的時鐘樹門控

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時禁用未使用的模塊。被禁用的模塊中包含的相關(guān)邏輯和時鐘樹會因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(門和觸發(fā)器陣列)

MODULE1 (array of gates and flip-flops)

MODULE1(門和觸發(fā)器陣列)

MODULE2 (array of gates and flip-flops)

MODULE2(門和觸發(fā)器陣列)

設(shè)備設(shè)計人員可以通過組合以下成熟的技術(shù)來降低時鐘樹中的能耗：

單獨啟用時鐘的觸發(fā)器，可以在需要計時時限制觸發(fā)運算的次數(shù)。

門控時鐘樹，可以在不使用時動態(tài)阻止對整個電路段計時。

多循環(huán)路徑設(shè)計，可以減少電路中的觸發(fā)次數(shù)以及觸發(fā)的頻率。

在架構(gòu)上可行的情況下組合計算線路，從而讓一系列 的MAC 運算可以在級聯(lián)組合電路而不是同步反饋電路中實現(xiàn)。借用多循環(huán)路徑技術(shù);這種方式可以極大地減少所用的觸發(fā)次數(shù)并降低觸發(fā)頻率。

最小化觸發(fā)器和電路的使用范圍，使用物理尺寸較小的時鐘樹，從而縮小所需的激勵緩沖區(qū)。

最后，消除全部時鐘樹可以在提高性能的同時極大地降低能耗。無時鐘設(shè)計技術(shù)可以用在耗能最多的邏輯電路部分。思想超前的設(shè)計人員會積極地追隨上述解決方案。在解決性能和功率之間一直存在的沖突時，無時鐘設(shè)計是效率最高、成本效益最好的方式。

邏輯切換優(yōu)化

邏輯切換在能耗方面發(fā)揮著重要的作用，因為整體能耗都發(fā)生在邏輯切換狀態(tài)轉(zhuǎn)換的充電和放電過程中?？梢圆捎靡韵鲁墒旒夹g(shù)的組合來最大程度地減少邏輯轉(zhuǎn)換中的能耗。

優(yōu)化物理門：這種技術(shù)可以實現(xiàn)最大的能效指標收益，對于較小的芯片尺寸技術(shù)更是如此。雖然其原理非常簡單，但使用當前的布局工具和方法來實現(xiàn)這種技術(shù)卻有一定難度;因為這些工具和方法原來的開發(fā)目的是加快推出產(chǎn)品，犧牲性能來提高設(shè)計的水平和復雜度。

最終發(fā)明了物理門，可以使用某種抽象語言 (如 VHDL)來根據(jù)設(shè)計人員的功能目標來創(chuàng)建芯片。這種技術(shù)既有優(yōu)點也有缺點。目前的標準方法是讓設(shè)計人員避開物理實現(xiàn)方式的細節(jié)，從而加快產(chǎn)品推出的速度。

這種技術(shù)的缺點是復雜芯片的設(shè)計人員無法控制其設(shè)計，包括無法控制線路的長度，從而可能極大地增加電路的總電容。在找出最佳的線路和電路設(shè)計方面，設(shè)計人員仍然優(yōu)于設(shè)計工具。如果使用成熟的技術(shù)并深入了解設(shè)計細節(jié)，人腦的判斷仍然具有優(yōu)勢。設(shè)計人員還可以立即發(fā)現(xiàn)集成電路的細微變化可能成倍減少互連線路長度的情況。事實上，記錄的信息顯示，有人干預的物理門技術(shù)可以將電路線路的平均長度最高縮減一半(與傳統(tǒng)的最佳自動后端工具中實現(xiàn)的相同設(shè)計相比)。而且，由于戰(zhàn)略性布線實現(xiàn)的電路集成度可以輕松地將硅使用率提高到 90% 以上。這意味著，與使用自動后端工具的結(jié)果相比，硅使用率提高了大約 20%。

此外，與自動布線和路由的設(shè)計相比，激勵這些極短線路的門通常尺寸較小，能耗也更低。因此，與自動布線的同類設(shè)計相比，整個電路的尺寸更小，運算速度更快，能耗也大幅降低。在 90 納米技術(shù)中僅使用低 HVT 邏輯元素時，這種電路集成技術(shù)允許整個數(shù)據(jù)路徑引擎以 1.5-2GHz 的速度運行，而其能耗與傳統(tǒng)設(shè)計的同類電路相比最多可降低 4 倍。

Design placed by conventional back-end tools: 70-80% silicon usage efficiencey

傳統(tǒng)后端工具布線的設(shè)計：70-80% 的硅使用效率。

Designer Optimized circuit placement: 90% silicon usaged efficiency

經(jīng)過設(shè)計人員優(yōu)化的電路布線：90% 的硅使用效率。

Advantages of Optimized Placement: Circuit Compaction and Power Reduction.

優(yōu)化布線的優(yōu)勢：電路集成度高，能耗降低。

The gates are illustrated in yellow, unused silicon is shown in purple.

門用黃色表示，未使用的硅用紫色表示。

優(yōu)化長信號的線路：與其它高功率高速度的電路元素結(jié)合使用時，長信號線路可以顯著地提高性能。例如，數(shù)據(jù)總線可以使用長路由并頻繁改變狀態(tài)。降低此類線路的整體電容可以極大地降低能耗，加快速度，并減少緩沖需求。但是，設(shè)計人員面臨的難題是：要通過加大間距布置長信號來降低電容，同時仍要允許線路器關(guān)閉設(shè)計中密度極高的部分。其中的部分工具和方法包括：

消除對狀態(tài)進行無益更改的電路：禁用其更改后的輸出不會被使用的任何電路。這可以通過使用時鐘門控實現(xiàn)。

減少高頻門的數(shù)量：PC 處理器芯片(如 Pentium™ 和其它處理器)已經(jīng)證明，提高功能要以增加能耗為代價。能耗的指數(shù)級增長源于利用以下一種或多種技術(shù)提高電路的性能：

使用復雜度更高的電路(即使用超前加法器而不是并行加法器)，則會占用更大的面積，消耗更多的能量;

使用較大的門、緩沖區(qū)和激勵器來加快切換速度，致使回報的逐漸減小。

通常，同等的性能可以通過使用更簡單、速度更慢的電路實現(xiàn);這些電路以并行方式運算，或者采用慢速的多循環(huán)路徑，這可以極大地降低能耗。但是，與人們預料的情形相反，此類電路通常占用的總體面積較小。事實上，即使以并行方式使用，它們的總布線量通常較少。這是因為，從個體上看，與更快、更大、更耗能的大型電路相比，它們在每個實例上所需的門數(shù)更少，門更小。