基于USB協(xié)議的DSP高速上位機(jī)接口設(shè)計(jì)
2 FPGA的模擬Linkport口設(shè)計(jì)
FPGA需要模擬Linkport口的接口時(shí)序,其與DSP的硬件連接關(guān)系圖如圖2所示。本文引用地址:http://m.butianyuan.cn/article/150316.htm
Link協(xié)議通過(guò)8位并行數(shù)據(jù)總線完成雙向數(shù)據(jù)傳輸,與數(shù)據(jù)總線配合的還有相應(yīng)的時(shí)鐘信號(hào)線LxCLKIN,LxCLKOUT。
2.1 Linkport口的傳輸協(xié)議
Linkport口傳輸數(shù)據(jù)時(shí),每8個(gè)周期傳送一個(gè)4字組(16 B),在時(shí)鐘的上升沿和下降沿均傳送一個(gè)字節(jié)。在傳送過(guò)程中,發(fā)送端將檢測(cè)接收端的LxCLKOUT信號(hào),僅當(dāng)接收端將它的LxCLKOUT置為高時(shí),即接收端處于接收方式,且有空閑的緩沖時(shí),發(fā)送端才可以啟動(dòng)下一個(gè)傳送過(guò)程。
傳送啟動(dòng)過(guò)程如圖3所示,發(fā)送端驅(qū)動(dòng)信號(hào)LxCLKOUT為低電平,以此向接收端發(fā)出令牌請(qǐng)求,發(fā)出令牌請(qǐng)求后,發(fā)送端等待6個(gè)周期,并驗(yàn)證LxCLKIN是否依舊為高,若是則啟動(dòng)傳送過(guò)程。傳送過(guò)程啟動(dòng)一個(gè)周期以后,接收端將發(fā)送端的LxCLKIN驅(qū)動(dòng)為低,以此作為連接測(cè)試。若接收完當(dāng)前4字組后接收端無(wú)法再接收另外的4字組,則接收端保持LxCLKIN為低。這種情況下,緩沖空閑后LxCLKIN信號(hào)被禁止。若緩沖為空,則接收端將置LxCLKIN為高電平。
作為同步信號(hào),LxCLKOUT信號(hào)由發(fā)送端驅(qū)動(dòng)。數(shù)據(jù)在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中,發(fā)送和接收緩沖都是128b寬。 LxCLKIN信號(hào)由接收端驅(qū)動(dòng),發(fā)往發(fā)送端,它通常用作“等待”指示信號(hào),但LxCLKIN信號(hào)也可以用作連接測(cè)試信號(hào),保證接收端能正確地接收當(dāng)前傳送數(shù)據(jù)。
當(dāng)LxCLKIN信號(hào)用于等待指示信號(hào)時(shí),接收端驅(qū)動(dòng)LxCLKIN信號(hào)為低電平。若LxCLKIN信號(hào)保持低電平狀態(tài),則發(fā)送端可以[完成當(dāng)前的4字組傳送,但無(wú)法啟動(dòng)下一個(gè)垂字組傳送。若還有其余的數(shù)據(jù)需要傳送,發(fā)送端需將LxCLKOUT置低,并等待接收端將LxCLKIN驅(qū)動(dòng)為高電平。如果在第12個(gè)時(shí)鐘沿到來(lái)之前LxCLKIN變?yōu)楦唠娖?,則緊跟著傳送的將是新的4字組。
評(píng)論