FPGA實(shí)現(xiàn)復(fù)接與分接系統(tǒng)

　　該模塊產(chǎn)生幀同步信號(hào)和告警指示碼，幀定位信號(hào)可以集中插入，也可以分散到各支路插入，考慮到設(shè)備和延遲問(wèn)題，我們選擇集中插入。

　　(6)合路器模塊

　　根據(jù)每個(gè)時(shí)間間隔傳送碼字的多少，有3種排列方式：按位復(fù)接、按字復(fù)接和按幀復(fù)接。其中按位復(fù)接要求緩存器容量較小，較易實(shí)現(xiàn)，而且二次群幀結(jié)構(gòu)是由4個(gè)支路子幀按位復(fù)接而成，所以一般采用按位復(fù)接，本文采用的也是該方式。該模塊按位順序循環(huán)讀取四路碼速調(diào)整后的碼流，在對(duì)應(yīng)SF時(shí)隙插入幀定位信號(hào)“111101000000”，得到二次群信號(hào)，即完成整個(gè)復(fù)接部分。

　　分接電路設(shè)計(jì)

　　分接過(guò)程如圖5所示，它是由幀定位捕獲電路、同步時(shí)鐘提取電路、分路器、分接時(shí)序信號(hào)發(fā)生器、插入碼扣除控制電路、時(shí)鐘平滑電路和碼速恢復(fù)控制電路7個(gè)模塊構(gòu)成。由于四路分接電路基本相同，所以略去其余三路電路。

　　(1)幀定位捕獲電路模塊

　　該模塊通過(guò)捕獲幀定位信號(hào)分辨幀首位置，并判定系統(tǒng)的狀態(tài)。當(dāng)連續(xù)3次捕獲到幀定位信號(hào)，則判定系統(tǒng)處于同步態(tài);之后若連續(xù)4次沒(méi)捕獲到幀定位信號(hào)，則判定系統(tǒng)進(jìn)入失步態(tài)，并關(guān)閉分接時(shí)序信號(hào)發(fā)生器，也不再接收數(shù)據(jù);一旦捕獲到幀定位信號(hào)，便驅(qū)動(dòng)分接時(shí)序信號(hào)發(fā)生器工作，并開(kāi)始接收數(shù)據(jù)。這里要求模塊在系統(tǒng)失步后能重新進(jìn)入同步，如果傳輸中幀同步碼組連續(xù)丟失了幾幀，而系統(tǒng)又沒(méi)有自恢復(fù)能力，那么整個(gè)系統(tǒng)將無(wú)法再正常工作。

　　(2)同步時(shí)鐘提取模塊

　　數(shù)據(jù)流的接收需要與之速率相同的時(shí)鐘，這就需要對(duì)二次群碼流進(jìn)行位同步時(shí)鐘提取，得到與之速率一致的均勻時(shí)鐘給分路器。

　　(3)分路器模塊

　　一旦捕獲到幀定位信號(hào)，分接器便開(kāi)始工作，把幀定位信號(hào)拋掉，其余在8.448MHz的位同步時(shí)鐘下按位順序循環(huán)進(jìn)行同步分離，分別送入4個(gè)碼速恢復(fù)單元。

　　(4)分接時(shí)序信號(hào)發(fā)生器模塊

　　該模塊設(shè)計(jì)思想基本同于復(fù)接時(shí)序信號(hào)發(fā)生器，其基準(zhǔn)時(shí)鐘由位同步時(shí)鐘分頻得到。幀定位捕獲電路驅(qū)動(dòng)它工作，產(chǎn)生幀定位時(shí)隙脈沖SF，插入標(biāo)志時(shí)隙脈沖SZ，調(diào)整插入時(shí)隙脈沖SV和2.112MHz的非均勻時(shí)鐘f，送給插入碼扣除控制電路。

　　(5)插入碼扣除控制電路模塊

　　該模塊的功能是扣除復(fù)接時(shí)插入碼流的碼字，輸出作為碼速恢復(fù)電路的寫(xiě)入時(shí)鐘clk_wr’，在接收端對(duì)收到的SZ時(shí)隙的標(biāo)志碼進(jìn)行擇多判決，即標(biāo)志碼中有2個(gè)以上為1，判為有插入調(diào)整，分接時(shí)應(yīng)將SV時(shí)隙內(nèi)容扣除;否則判為無(wú)插入調(diào)整，分接時(shí)無(wú)需扣除SV時(shí)隙內(nèi)容。如果輸入碼流對(duì)應(yīng)SZ時(shí)隙出現(xiàn)“1”的個(gè)數(shù)比“0”的個(gè)數(shù)多，f中對(duì)應(yīng)SV的一個(gè)節(jié)拍被扣除;如果對(duì)應(yīng)SZ時(shí)隙“0”的個(gè)數(shù)比“1”的個(gè)數(shù)多，則f中對(duì)應(yīng)SV的節(jié)拍仍起作用。

　　(6)時(shí)鐘平滑電路模塊

　　該模塊對(duì)非均勻時(shí)鐘clk_wr’進(jìn)行平滑均勻，提取2.048MHz的均勻時(shí)鐘clk_rd’作為碼速恢復(fù)電路的讀出時(shí)鐘。這里可用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)，也可以用一般的二階鎖相環(huán)。

　　(7)碼速恢復(fù)電路模塊

　　從分路器輸出的支路碼流以2.112MHz的非均勻時(shí)鐘clk_wr’寫(xiě)入該模塊，同時(shí)以2.048MHz的均勻時(shí)鐘clk_rd’讀出，即還原出基群信號(hào)，完成整個(gè)分接過(guò)程。

　　結(jié)束語(yǔ)

　　系統(tǒng)仿真波形良好，除了允許范圍內(nèi)的信號(hào)延遲外，能準(zhǔn)確實(shí)現(xiàn)數(shù)字信號(hào)的復(fù)接和分接。誤碼率小于0.1%，系統(tǒng)信號(hào)平均時(shí)延小于4.5μs，去抖效果良好。而且本設(shè)計(jì)便于擴(kuò)展，只需修改FPGA中相應(yīng)控制參數(shù)，就可以實(shí)現(xiàn)高次群的復(fù)接與分接。該系統(tǒng)作為IP核應(yīng)用于信號(hào)傳輸電路，對(duì)數(shù)字信號(hào)，或經(jīng)PCM編碼調(diào)制后的語(yǔ)音信號(hào)進(jìn)行處理，可提高信道的利用率和傳輸質(zhì)量，也可以進(jìn)行光電轉(zhuǎn)換后用于光纖通信或大氣激光通信中。