ISA總線實(shí)現(xiàn)多路同步DDS信號(hào)源設(shè)計(jì)

　　成功的同步設(shè)計(jì)要求各路DDS的參考時(shí)鐘之間的相位差最小。參考時(shí)鐘邊沿的時(shí)間差會(huì)使各路DDS輸出信號(hào)產(chǎn)生相應(yīng)比例的相位差。參考時(shí)鐘的邊沿抖動(dòng)要足夠小，上升/下降時(shí)間要短，以免增加時(shí)鐘信號(hào)的相位誤差。數(shù)據(jù)采集與多路DDS單元電路首先把外部送來的50MHz高精度、高穩(wěn)定度的正弦信號(hào)轉(zhuǎn)換成方渡，送給各路DDS作參考時(shí)鐘。時(shí)鐘轉(zhuǎn)換功能利用1：4的PECL時(shí)鐘分配器SYl00EL15實(shí)現(xiàn)。ECL電路是現(xiàn)有各種實(shí)用數(shù)字邏輯集成電路中速度最快的一種，也是目前惟一能夠提供亞毫微秒開關(guān)時(shí)間的實(shí)用數(shù)字邏輯電路。SYl00EL15最高可以工作在1.25GHz頻率上，器件間的最大偏斜為200ps，單個(gè)器件的最大偏斜為50ps，時(shí)鐘均方抖動(dòng)僅為2.6ps，上升時(shí)間介于325ps和575ps之間。AD9854的參考時(shí)鐘能夠兼容PECL邏輯。射頻信號(hào)在長(zhǎng)線傳輸過程中，為了抑制由此產(chǎn)生的反射和串?dāng)_，SY100EL15的輸出與AD9854參考時(shí)鐘之問的PECL邏輯電路必須良好地匹配。圖4的匹配方式是一種比較好的方案。圖中：

　　對(duì)于3.3V供電的LVPECL電路，R1取126Ω，R2取82.5Ω。AD9854的時(shí)鐘輸入電路有單端方式和差分方式兩種，采用差分方式有利于抑制電路產(chǎn)生共模噪聲。時(shí)鐘分配網(wǎng)絡(luò)布線時(shí)，要保證每一路差分時(shí)鐘信號(hào)的走線等長(zhǎng)，并且各路DDS時(shí)鐘信號(hào)之間的走線也應(yīng)當(dāng)?shù)乳L(zhǎng)。電路板應(yīng)該按照微帶線設(shè)計(jì)。不同的微帶線結(jié)構(gòu)將導(dǎo)致信號(hào)傳輸常數(shù)有所差異。

　　2.2 刷新時(shí)鐘

　　AD9854芯片引腳中與配置內(nèi)核密切相關(guān)的信號(hào)除了數(shù)據(jù)線、地址線、寫信號(hào)以外，還有刷新時(shí)鐘。寫信號(hào)的作用是將I/O口上的數(shù)據(jù)傳送到AD9854芯片內(nèi)部的緩沖區(qū)中，而刷新時(shí)鐘則用于配置AD9854內(nèi)核的相應(yīng)寄存器。刷新時(shí)鐘引腳既可以作為輸入信號(hào)，工作于外部刷新模式;又可以作為輸出信號(hào)，工作于內(nèi)部刷新模式。鑒于多路同步原因，通常工作于外部刷新模式。刷新信號(hào)的時(shí)序如圖5所示。從AD9854內(nèi)部看，刷新時(shí)鐘UPDATE實(shí)際上是電平有效信號(hào)。在該信號(hào)出現(xiàn)于AD9854引腳后的第一個(gè)系統(tǒng)時(shí)鐘上升沿，即A時(shí)刻，系統(tǒng)時(shí)鐘識(shí)別到刷新時(shí)鐘。在第三個(gè)系統(tǒng)時(shí)鐘的上升沿，產(chǎn)生AD9854芯片DDS內(nèi)核的內(nèi)部刷新時(shí)鐘。該信號(hào)與系統(tǒng)刷新時(shí)鐘同步，作為將I/O口上的數(shù)據(jù)配置到AD9854內(nèi)部配置寄存器的時(shí)鐘信號(hào)。在第四個(gè)系統(tǒng)時(shí)鐘的上升沿，完成對(duì)內(nèi)部寄存器的配置。在第五個(gè)時(shí)鐘的上升沿，產(chǎn)生內(nèi)部刷新時(shí)鐘信號(hào)的下降沿，配置過程結(jié)束。以圖5為例，為使該過程工作可靠，應(yīng)當(dāng)保證三路DDS芯片的刷新時(shí)鐘必須超前于相同的系統(tǒng)時(shí)鐘，即時(shí)鐘0，否則會(huì)導(dǎo)致各路DDS的輸出相差一個(gè)AD9854的系統(tǒng)時(shí)鐘。

　　2.3 鎖相倍頻

　　根據(jù)數(shù)模轉(zhuǎn)換的數(shù)學(xué)模型，DDS輸出信號(hào)的頻率通常不得超過系統(tǒng)時(shí)鐘頻率的40%。以50MHz作為參考時(shí)鐘產(chǎn)生頻率為20MHz的信號(hào)會(huì)給濾波帶來困難。AD9854內(nèi)部集成了鎖相倍頻電路，可以將50MHz的參考時(shí)鐘倍頻至200MHz。片上鎖相倍頻電路帶來的問題是環(huán)路建立時(shí)間會(huì)隨著AD9854及片外環(huán)路濾波器的器件不同而產(chǎn)生差異。這將導(dǎo)致在鎖相環(huán)路的建立過程中，送給AD9854相位累加器的系統(tǒng)時(shí)鐘周期數(shù)目無法準(zhǔn)確預(yù)測(cè)。因此在環(huán)路建立過程中，相位控制字的值必須為零以避免相位累加器的值不斷累加。DDS芯片內(nèi)部集成鎖相環(huán)路的建立時(shí)間典型值約為400μs。為了保證各路DDS的同步，在起始10ms讓AD9854輸出的頻率控制字和相位控制字始終為零。10ms以后，才啟動(dòng)AD9854的輸出相位累加過程。待PLL建立起來以后，再改變各路DDS芯片相應(yīng)的控制字。

　　計(jì)算機(jī)的主控軟件用VB語言編寫，系統(tǒng)FPGA軟件用VHDL語言編寫。FPGA內(nèi)部設(shè)計(jì)了一個(gè)基于FIFO技術(shù)的緩沖區(qū)，將主控計(jì)算機(jī)發(fā)送過來的各類控制命令暫存。為了簡(jiǎn)化控制時(shí)序，采用的方法是利用ISA總線的數(shù)據(jù)線依次傳輸各路AD9854的配置數(shù)據(jù)和寄存器地址，并且暫時(shí)存放在緩沖區(qū)中;而后利用ISA總線的寫信號(hào)作為各路AD9854的刷新時(shí)鐘信號(hào)，完成對(duì)DDS芯片的同步配置。

3 測(cè)試結(jié)果

　　ISA總線信號(hào)源采用四層印刷電路板設(shè)計(jì)。布線時(shí)，采取電源退耦濾波、合理分割內(nèi)電層、隔離數(shù)字地和模擬地等措施，有效地克服了計(jì)算機(jī)內(nèi)部復(fù)雜的電磁干擾環(huán)境，得到了較好的測(cè)試結(jié)果。結(jié)果表明，信號(hào)在20MHz處的相位噪聲優(yōu)于一100dBc@lkHz，在O～0.5fs范圍內(nèi)的雜散抑制優(yōu)于-55dBc。以DDS的尉新信號(hào)作為同步參考信號(hào)，三路DDS(包括DDS3的I/Q兩路)，從刷新時(shí)鐘上升沿到DDS有信號(hào)輸出，時(shí)間間隔均為305ns，能夠實(shí)現(xiàn)精確的同步。

　　本文對(duì)基于計(jì)算機(jī)的DDS技術(shù)做了嘗試。在沒有增加屏蔽結(jié)構(gòu)的條件下。頻率合成器的相位噪聲和雜散指標(biāo)都滿足系統(tǒng)要求，針對(duì)AD9854，通過精心設(shè)計(jì)，實(shí)現(xiàn)了多路DDS的同步和IQ正交輸出。

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