基于嵌入式的電纜故障檢測(cè)儀設(shè)計(jì)

　　3 硬件設(shè)計(jì)

　　以Altera公司的Cyelone II系列FPGA器件EP2C20為核心，利用其Nios軟核功能設(shè)計(jì)了微處理器，并完成了相關(guān)電路的設(shè)計(jì)。通過(guò)編程FPGA器件定制脈沖發(fā)生、高速時(shí)鐘以及高速數(shù)據(jù)存儲(chǔ)FIFO等模塊，以此為基礎(chǔ)設(shè)計(jì)了脈沖發(fā)送和接收電路以及高速數(shù)據(jù)采集和處理電路。

　　3.1 微處理器系統(tǒng)

　　簡(jiǎn)單來(lái)說(shuō)，Nios是一種處理器的IP核，設(shè)計(jì)者可以將它放到FPGA中。Nios軟核處理器是一種基干流水線的精簡(jiǎn)指令集通用微處理器，時(shí)鐘信號(hào)頻率最高可達(dá)75 MHz。采用Flash來(lái)存儲(chǔ)啟動(dòng)代碼和應(yīng)用程序，當(dāng)系統(tǒng)復(fù)位或加電啟動(dòng)時(shí)，F(xiàn)lash中的啟動(dòng)代碼將被執(zhí)行。采用SDRAM存儲(chǔ)應(yīng)用程序的可執(zhí)行代碼和數(shù)據(jù)，為程序提供運(yùn)行空間。Nios軟核與Flash和SDRAM的連接在FPGA中的設(shè)計(jì)如圖2所示。

圖2 Nios軟核與Flash和SDRAM的連接在FPGA中的設(shè)計(jì)

　　3.2 探測(cè)脈沖的產(chǎn)生

　　故障檢測(cè)所用脈沖信號(hào)的寬度為20～100 ns，F(xiàn)PGA的工作時(shí)鐘可以達(dá)到200 MHz，在其中生成減法計(jì)數(shù)器可產(chǎn)生滿足脈寬要求的脈沖信號(hào)。減法計(jì)數(shù)器產(chǎn)生脈沖的幅度受限于FPGA的工作電平，對(duì)檢測(cè)來(lái)說(shuō)是不夠的，因此從FPGA中出來(lái)的方波脈沖還要經(jīng)過(guò)放大，才可以耦合到被檢測(cè)線纜中去。SN74LVC4245A用作電平轉(zhuǎn)換。sta和pulse_input均來(lái)自FPGA。本設(shè)計(jì)采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅(qū)動(dòng)的方式。這種驅(qū)動(dòng)方式比較簡(jiǎn)單，適用的器件也比較多。

　　3.3 A／D轉(zhuǎn)換電路

　　檢測(cè)脈沖的寬度為20～100 ns，相應(yīng)的數(shù)據(jù)采樣率在20 MHz和100 MHz之間變化，一般的A／D芯片很難滿足采樣的要求，而用多片A／D芯片在成本和設(shè)計(jì)上都比較困難。這里選用美國(guó)NS公司的ADC08100，其采樣速率為20～100 Msps，此時(shí)采樣的功耗為1.3 mW／Msps，采樣的功耗會(huì)隨著采樣時(shí)鐘增加而增加，但是采樣的特性不會(huì)受到影響，因此在采樣率多樣的系統(tǒng)中一個(gè)芯片可以起到多個(gè)芯片的作用。根據(jù)采樣速率的不同，通過(guò)一個(gè)時(shí)鐘控制模塊產(chǎn)生相應(yīng)的采樣時(shí)鐘信號(hào)，使芯片工作在所要求的速率之下，既可以節(jié)約成本，又可以簡(jiǎn)化設(shè)計(jì)。ADC08 100和FPGA配合使用，可以方便地改變采樣時(shí)鐘，具有很大的靈活性。