基于TMS320DM642的CCD圖像采集系統(tǒng)設計
2.4 OSD FPGA模塊
FPGA負責完成所有芯片的接口和控制,其中包括SAA7115與I2C總線的接口、復位控制信號以及與TMS320DM642的EMIF接口和外設接口等,其體系結(jié)構(gòu)圖如圖6所示。本系統(tǒng)的OSD FPGA功能模塊的芯片型號為Xilinx XC2S300E-6PQ208C[5],主要用來完成以下工作:
(1)通過寄存器使用TMS320DM642外部存儲器接口(EMIF);
(2)通過可編譯寄存器使用TMS320DM642的EMIF接口控制GPIO;
(3)產(chǎn)生EMIF緩沖控制信號(DIR和OE);
(4)提供對于PLL1708的連續(xù)控制接口;
(5)為FLASH產(chǎn)生3頁bit空間;
(6)使用SAA7115的同步信號。
2.5 電源和復位模塊
該系統(tǒng)通過單+5 V供電,在板子內(nèi)部轉(zhuǎn)換為+1.4 V和+3.3 V,為各器件供電。+3.3 V為TMS320DM642的I/O口、解碼器及其他芯片的電源,+1.4 V為TMS320DM642 CPU內(nèi)核電源。TMS320DM642內(nèi)核電壓+1.4 V,外設I/O電壓+3.3 V,降低內(nèi)核電壓主要是降低功耗,外部接口引腳采用+3.3 V電壓,便于直接與外部器件接口。由于是2種不同的電壓,所以要考慮供電系統(tǒng)的配合問題。在加電過程中,保證CPU內(nèi)核電源先加電,最晚也應當與外設I/O電源同時加電。關(guān)閉電源時,先關(guān)閉I/O電源,再關(guān)閉內(nèi)核電源。如果內(nèi)核加電晚于I/O,則會發(fā)生內(nèi)部總線競爭,從而產(chǎn)生不可預定的結(jié)果。因此,選用電源芯片TPS54310[6]獲得上述2種電壓,并利用其電源輸出有效引腳PG和允許電壓輸人引腳EN保證TMS320DM642的內(nèi)核和I/O上電掉電順序。
為防止系統(tǒng)程序進入死循環(huán)或因電壓波動而產(chǎn)生異常,本系統(tǒng)用看門狗芯片來控制系統(tǒng)復位。這里采用TI的TPS3823-33DBVT[7]看門狗芯片,它由+3.3 V電源供電,能對電源電壓進行監(jiān)控,當電源電壓降至2.93 V以下時觸發(fā)復位信號,使整個系統(tǒng)進入復位狀態(tài),直至電源電壓復原,復位信號的最小長度為200 ms。同時,還含有一看門狗計時器,用來監(jiān)測來自處理器芯片的跳變沿觸發(fā)信號,如果1.6 s內(nèi)未接收到觸發(fā)信號,它同樣讓系統(tǒng)進入復位狀態(tài)并持續(xù)200 ms,這樣可在系統(tǒng)程序進入死循環(huán)后重新啟動系統(tǒng)。TMS320DM642電源與復位電路的連接圖如圖7所示。
3 抗干擾設計
由于高頻脈沖噪聲對本系統(tǒng)危害最大,為了提高系統(tǒng)的抗干擾性能,可采取以下措施:
(1)優(yōu)化PCB印制板的設計。在本系統(tǒng)中應當:
①采用短而寬的導線來抑制干擾。時鐘引線、總線驅(qū)動器的信號線常有大的瞬變電流,其印制導線要盡可能短。對于分立元件電路,印制導線寬度在1.5 mm左右即可滿足要求;對于集成電路,印制導線寬度在0.5 mm~1.0 mm之間選擇;
?、趥鬏敹喾N電平信號時,盡量把前、后沿時間相近的電平信號劃為一組傳輸;在雙面印制板的背面布置較大面積的地線區(qū)域,可對部件產(chǎn)生的高頻脈沖噪聲起到吸收和屏蔽的作用;分開模擬和數(shù)字電源層;
(2)增加總線的抗干擾能力。采用三態(tài)門形式的總線結(jié)構(gòu),并給總線接上拉電阻,使總線在瞬間處于穩(wěn)定的高電平而避免總線出現(xiàn)懸空狀態(tài)。
本文面向?qū)崟r圖像采集和處理,采用模塊化設計思想,以TMS320DM642、SAA7115、OSD FPGA等實現(xiàn)了視頻圖像采集和處理系統(tǒng)的硬件電路,該系統(tǒng)電路簡單、結(jié)構(gòu)緊湊、調(diào)節(jié)靈活、可靠性高、實時性強的特點,通過驗證,滿足設計的應用要求,可為今后視頻圖像采集和處理的進一步研發(fā)提供參考。
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