如何選用合適DSP元件進行低功率設(shè)計
加入技術(shù)交流群
電壓域
多域的觀念同樣適用于電壓，設(shè)計人員可以根據(jù)效能需求將晶片分成多個部份，而每個部份使用不同的電壓。由于不同的電壓域必須以隔離電路分開，保護它們不受其它電壓域的損害，因此這種技術(shù)用于設(shè)計時必須相當謹慎。它們還必須提供轉(zhuǎn)換電路，用來轉(zhuǎn)換跨越不同電壓域的訊號。多電壓域需要多組電源，然而晶片內(nèi)建穩(wěn)壓器的效率通常都比不上電路板層級的電源供應器，因此這類設(shè)計多半需要由電路板供應多組電源，這正是多電壓域技術(shù)的缺點之一：因為電路板需要增加多個電源層，使得設(shè)計復雜性大幅提升。
電源閘控（power supply gating）
電源閘控又比時脈閘控技術(shù)更進一步，它會直接切斷晶片閑置電路的電源。由于這種技術(shù)更復雜，又需要隔離電路，因此通常會用于比時脈閘控技術(shù)（以個別電路為單位）還大的范圍（多半以模組為單位）。這種技術(shù)和多電壓域技術(shù)也有所不同，其隔離電路會內(nèi)建于晶片，避免增加電路板設(shè)計的復雜性。
操作點技術(shù)的應用范圍
上述技術(shù)是否有用，端賴使用者是根據(jù)電池壽命或最大功耗來評斷應用系統(tǒng)的優(yōu)劣。某些技術(shù)幾乎對所有應用都有幫助，例如多時脈域和多電壓域技術(shù)只需用到時脈頻率和電壓，所以任何應用系統(tǒng)都可以裼謎飭街旨際?。域的誓恐粫艿竭@些技術(shù)所帶來的設(shè)計復雜性限制，多電壓域還可能受到電路板復雜性的影響。同樣地，多數(shù)元件的電路并非都是在最大負載條件下操作，因此時脈閘控技術(shù)（尤其裼米遠控制方式的技術(shù)）在許多應用都能發(fā)揮作用。靜態(tài)電壓調(diào)整對所有應用都有好處，因為元件只會在提供所需效能的必要電壓下操作。
應用系統(tǒng)若以電池為電源，并提供多種操作模式，那么頻率調(diào)整和動態(tài)電壓/頻率調(diào)整技術(shù)就能發(fā)揮最大作用；另一方面，這些方法對于重視最大功耗的應用卻沒有太大用處。除此之外，電源閘控對于這些類似于基礎(chǔ)設(shè)施的應用可能也沒有幫助，因為這類應用的元件很少會有大片電路處于閑置狀態(tài)。
選擇適當架構(gòu)
調(diào)整應用功耗的另一種做法是選擇最適當?shù)墓δ苷隙?、運算處理單元和記憶體架構(gòu)。
L邊和記憶體的整合
元件和外部零件需要透過電路板互傳訊號，有可能是系統(tǒng)功耗的主要來源，因為經(jīng)由電路板傳送訊號需要比晶片功能整合還高的電壓，電路板訊號線的寄生電容也會造成功耗。
運算處理單元的調(diào)整
以系統(tǒng)單晶片為主的現(xiàn)代元件可以選擇不同類型的運算處理單元：
DSP
專門執(zhí)行訊號和影像處理演算法的處理器，內(nèi)建多組應用最佳化硬體運算邏輯單元和乘法器，能以極高效率執(zhí)行標準訊號處理演算法。這類元件具備完整的可程式能力，可以輕松支援未來出現(xiàn)的新標準。
通用處理器
ARM處理器就是例子，其主要用來執(zhí)行一般性功能，例如圖形化使用者界面、網(wǎng)路堆疊（network stack）和整體系統(tǒng)控制。由于它們不必整合DSP功能所需的運算處理單元，所以執(zhí)行一般性功能時功耗就比較小。
特殊用途硬體協(xié)同處理器
只包含特定功能所需的算術(shù)單元和控制電路。如果應用功能的定義很明確，又不太可能改變，即可將該功能整合到硬體協(xié)同處理器。舉例來說，整合了Viterbi和Turbo處理器的DSP，便可專門執(zhí)行3G基地臺標準所要求的前向錯誤更正（FEC）。
今日的系統(tǒng)單晶片多半會整合前述多種運算處理單元。有些架構(gòu)會裼枚嘀植煌類型的運算處理單元，然后將不同的功能交給最適當?shù)暮诵膱?zhí)行。DSP可以高效率執(zhí)行訊號處理，RISC則適合處理系統(tǒng)控制和使用者界面等工作。由于每個運算處理單元都以實際所需的速度執(zhí)行最擅長的工作，故能將功耗減至最小；相形之下，若只用一個運算處理單元執(zhí)行所有功能，其時脈頻率就必須更高，同時還要包含更多硬體，其中有些部份可能經(jīng)常處于閑置狀態(tài)。換言之，這類設(shè)計的工作效率必然較低，而在工作效率就等于電源效率的情形下，其功耗必然更高。
記憶體系統(tǒng)的選擇
元件若想避免存取外部記憶體，也可將應用所需的記憶體全部整合至晶片內(nèi)。然而視訊或影像系統(tǒng)之類的應用卻需要極為龐大的記憶體，將它們?nèi)空现辆璧某杀究赡苓h超過直接在電路板上增加DRAM的費用。這類應用可以利用快取架構(gòu)來減少外部記憶體的存取次數(shù)，進行降低系統(tǒng)總功耗。
就算元件包含全部所需的記憶體，快取也能幫助它們降低功耗。這類元件可以將少量的第一層快取記憶體直接連線到處理器，使其儲存主記憶體中最常用的內(nèi)容。主記憶體則是第二層記憶體，其速度通常較慢，所用的記憶體方塊也比第一層快取更省電。由于處理器的多數(shù)存取動作都會命中第一層快取記憶體，這些記憶體又裼玫縟葜到閑〉慕峁梗所以每次存取動作的功耗就變得更低。
評論