DDS+PLL高性能頻率合成器的設(shè)計與實現(xiàn)
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1．2 電路實現(xiàn)
如圖1給出的原理框圖所示，整個頻率合成器由DDS和PLL兩個功能模塊實現(xiàn)。
1．2．1 DDS電路
DDS電路如圖2所示，該電路由DDS、低通濾波器(LPF)和外部參考時鐘源組成。電路中的直接數(shù)字頻率合成器芯片AD9851是AD公司采用先進的DDS技術(shù)生產(chǎn)的高集成度DDS器件。它允許最高輸入時鐘180 MHz，同時提供可選擇的片內(nèi)6倍頻乘法器，內(nèi)置高性能的10 b數(shù)／模轉(zhuǎn)換器，內(nèi)含一個高速比較器。芯片具有簡單的控制接口，允許串／并行異步輸入控制字，采用32 b頻率控制字，內(nèi)部使用5 b相位調(diào)制字，外接參考時鐘源時，AD9851可以產(chǎn)生一個頻譜純凈、頻率和相位都可以控制，而且穩(wěn)定性非常高的正弦波。
本文采用單片機C8051F021實現(xiàn)對AD9851數(shù)據(jù)控制，改變AD9851內(nèi)部編程控制寄存器所選的操作模式、相位累加器的位數(shù)、頻率控制字，可實現(xiàn)各種不同頻率信號的輸出。外部參考時鐘源選用30 MHz無源晶振，DDS輸出信號的頻率最高可達(dá)72 MHz。外部的低通濾波器用來濾除高頻雜散和諧波。本文引用地址：http://m.butianyuan.cn/article/151926.htm
DDS有一個很明顯的缺點，輸出頻率越接近Nyquist帶寬的高度，采樣點數(shù)越少，其輸出的雜散干擾也就越大。因此，必須在DDS芯片的正弦信號輸出端加一個濾波器，以便有效地抑制諧波和雜散。本設(shè)計中采用七階橢圓低通濾波器，該濾波器電路如圖2虛線框內(nèi)所示，其中R5，R6完成電流信號到電壓信號的轉(zhuǎn)換，其截止頻率可達(dá)70 MHz。圖3給出該七階橢圓低通濾波器的正向傳輸特性，70 MHz截止頻率衰減為-2．907 dB，帶外衰減在84 MHz達(dá)到-35．749 dB，基本符合設(shè)計要求。
1．2．2 PLL電路
PLL電路如圖4所示，該電路由性價比很高的鎖相芯片ADF4113、濾波電路、VC0構(gòu)成。設(shè)計中采用DDS輸出取代原有的晶振，為GSM系統(tǒng)提供13 MHz的激勵源，信道頻率間隔為200 kHz，基準(zhǔn)輸入需經(jīng)ADF4113中的基準(zhǔn)分頻器完成65分頻。
ADF4113是ADI公司研制的數(shù)字鎖相頻率合成器，最高工作頻率可達(dá)4 GHz，可用于無線射頻通信系統(tǒng)的基站、手機、通信檢測設(shè)備及CATV設(shè)備中。該芯片內(nèi)部主要包括可編程的14位基準(zhǔn)分頻器；可編程雙模式前置分頻器：8／9，16／17，32／33和64／65；可編程的射頻信號分頻器；3線串行總線接口；模擬和數(shù)字鎖定狀態(tài)檢測功能。該芯片具有良好的相位噪聲參數(shù)，鑒相頻率為200 kHz時，相噪基底為-164 dBc／Hz；輸出1 840 MHz時，相噪可達(dá)-85 dBc／Hz。VCO選用Sirenza微波公司的VC0190-1843T，輸出頻率范圍為1 740～1 930 MHz，具有良好的相位噪聲特性，其獨特的緩沖放大器設(shè)計，可減小頻率漂移。
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