嵌入式系統(tǒng)的PCI Express時鐘分配

系統(tǒng)中其它所有的卡將禁用板上時鐘發(fā)生器，形成基準時鐘線跡的三態(tài)驅(qū)動器，并接收來自背板的基準時鐘。隨后，這將通過基于PLL的ZDB提高到板上所需和分配的基準時鐘頻率，并將劃分了的基準時鐘驅(qū)動到系統(tǒng)的其它卡上。系統(tǒng)其它所有的卡將失去對板上時鐘發(fā)電器的使用，形成基準時鐘線跡三態(tài)驅(qū)動器，并接收來自背板的基準時鐘。這將通過基于PLL的ZDB提高到板上和分配所需的基準時鐘頻率。接收和提高來自背板的基準時鐘的電路通常在主卡上，如果需要，可以用來生成所需的另一個基準時鐘頻率。為了實現(xiàn)PCIe所需的低抖動，IDT FemtoClock PLL技術(shù)可用于時鐘合成器和ZDB。

像這種設(shè)計的最主要難點之一在于，PLL雖然可以過濾掉頻率高于PLL本身環(huán)路帶寬的噪聲信號，但在低于PLL環(huán)路帶寬的低頻部分，卻增加了很多在調(diào)制頻率附近的附加抖動。另外，由于PLL無法完全跟蹤基準時鐘輸入的相位和頻率變化，從而引起跟蹤偏移。像這種包含兩個以上用于頻率生成和轉(zhuǎn)換的級聯(lián)型PLL的背板PCIe方案必須謹慎對待，以盡量降低相位抖動和PLL跟蹤偏移。

PCIe抖動的測量

在深入分析這個解決方案的性能之前，需要先討論PCIe抖動性能的分析過程。 PCIe抖動工作組關(guān)注的一個首要問題是確定一個恰當?shù)幕鶞蕰r鐘。為了這個目的，需要考慮基準時鐘的Tx和Rx PLL及相位插值器的過濾效果。同時，為了避免對基準時鐘規(guī)格不足，這些PLL的峰值效應(yīng)也需要考慮。這一過程分為四個主要步驟：

1. 確定每個周期累積的相位誤差。串行數(shù)據(jù)傳輸不像并行數(shù)據(jù)傳輸那樣關(guān)心時鐘的Cycle-to-Cycle抖動和Period抖動，串行數(shù)據(jù)傳輸更關(guān)心累積相位誤。因此，我們必須首先確定每個時鐘周期的累積相位誤差。
2. 將離散傅立葉變換（Discrete Fourier Transform，簡稱DFT）用于累積相位誤差數(shù)據(jù)，從而將時域的分析轉(zhuǎn)變到頻域進行分析。
3. 將系統(tǒng)轉(zhuǎn)移函數(shù)用于累積相位誤差數(shù)據(jù)的DFT。
4. 執(zhí)行逆DFT，使過濾后的累積相位誤差數(shù)據(jù)轉(zhuǎn)回到時域內(nèi)，這便是最終結(jié)果。

同時還要注意，通過設(shè)定系統(tǒng)轉(zhuǎn)移函數(shù)s=jω，可以在復(fù)雜的頻域?qū)崿F(xiàn)PLL系統(tǒng)的過濾分析。該分析對連續(xù)系統(tǒng)很有用，但由于采用相位檢測器和反饋除法器等數(shù)字元件，大多數(shù)現(xiàn)代PLL方案不是純粹的模擬系統(tǒng)，因而z域數(shù)字分析會更精確。但是，PCI抖動工作組的初步研究表明，受s域分析影響的誤差最小，因此s域分析可用于建模。然而，當基頻低于PLL環(huán)路帶寬十倍時，s域近似值會顯著背離真值。所以系統(tǒng)設(shè)計師在選擇PLL時必須時刻謹記這一點。

抖動測量技巧

測量方法不當很容易得到兩倍以上于正確方法的抖動測量值。這里有一些技巧：

從被測器件到示波器都使用屏蔽同軸電纜，并在示波器的輸入端做好恰當?shù)钠ヅ洹?br /> 1. 如果使用高阻抗探頭，可使用低電容探頭和接地夾，而非電線。
2. 確保你使用了與樣本量一致的最高采樣率。
3. 使示波器屏幕上的縱坐標最大，以便精確地測量電壓。
4. 使顯示器、開關(guān)式電源和手機遠離被測器件?？尚袝r使用線性電源。
5. 當執(zhí)行差分測量時，確保兩條電纜已經(jīng)相互糾偏。

IDT解決方案分析

IDT的工程師通過菊鏈三個特性描述板以代表子卡：ICS841S32I板，然后是ICS8743008I板，最后一個也是ICS8743008I板，創(chuàng)建了解決方案的原型，見圖5。在第二個ICS8743008I輸出時進行測量。卸載來自示波器的時鐘周期數(shù)據(jù)，然后由抖動分析腳本進行后處理。該腳本可進行必要的頻域和時域分析。

2.5Gbps分析方法的結(jié)果為18.91ps。這一結(jié)果符合4.5倍的裕量的 86ps的PCIe峰-峰相位抖動指標。對于5.0Gbps操作，PCIe規(guī)定了rms相位抖動，而非峰-峰相位抖動。這些結(jié)果也超出了規(guī)范： 0.52ps rms低頻帶和1.47ps高頻帶與3.1ps規(guī)范限制之比。

對于5.0Gbps工作，PCIe為頻域分析規(guī)定了兩個轉(zhuǎn)移函數(shù)和兩個頻率范圍。第一個轉(zhuǎn)移函數(shù)的極頻率為5MHz和16MHz，第二個轉(zhuǎn)移函數(shù)的極頻率為8MHz和16MHz。抖動分析所得的兩個頻段為10KHz-1.5MHz（低頻帶），1.5MHz-Nyquist（高頻帶）。Nyquist表示你的分析達到了基準時鐘頻率的一半。例如，在100MHz時，頻域分析將達到 50MHz。分析腳本會顯示每個頻率分析頻帶間兩個轉(zhuǎn)移函數(shù)間的最差情況。

結(jié)束語

PCIe標準最初用于定義PC系統(tǒng)，但由于其低引腳數(shù)和可擴展的高性能，很快成為幾乎所有應(yīng)用領(lǐng)域選擇的I/O接口。高速的基準時鐘給希望利用PCIe元件的嵌入式系統(tǒng)工程師們提出了嚴峻的挑戰(zhàn)。他們需要分配、選擇兩個不同的、符合規(guī)范的基準時鐘速度。

其中一個測試解決方案有助于系統(tǒng)利用支持100MHz和125MHz基準時鐘的元件，并通過一個M-LVDS差分對將其分配到系統(tǒng)的所有卡上。這一解決方案也可以對卡進行設(shè)置，因此這些卡可以在其應(yīng)用指令下作為主或端點操作，而且能插入系統(tǒng)的任何插槽。另外，這一解決方案降低了背板上基準時鐘的工作頻率，放寬了該信號的路由限制和串擾性能。只要滿足2.5Gbps和5.0Gbps操作 PCIe規(guī)范嚴格的抖動要求，所有這些都可以用一個設(shè)計實現(xiàn)。