仿真器并非萬(wàn)能之神
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我首先認(rèn)識(shí)到可以用原理圖當(dāng)畫(huà)出以下簡(jiǎn)單的 IOBUF 電路：
由于DATA_IO 與 DATA_OUT連接到較高層文檔中的 IO 接口，綜合器會(huì)插入用于 DATA_OUT的適當(dāng) OBUF，因此我無(wú)需在此畫(huà)出。這個(gè)例子可以很好地說(shuō)明了原理圖與方框圖設(shè)計(jì)方案如何能實(shí)實(shí)在在地減少未知錯(cuò)誤。我的第二個(gè)更加驚人的發(fā)現(xiàn)是我在 VHDL 代碼中編寫(xiě)的內(nèi)容能夠全部得到正確仿真，這里顯示出了我實(shí)際預(yù)期的信號(hào)變化。當(dāng)然，我始終明白能夠仿真與能夠綜合之間的區(qū)別。這里有一個(gè)新的誤解 ―― 我可以無(wú)錯(cuò)地仿真并合成我的設(shè)計(jì)。我敢斷言，現(xiàn)在應(yīng)該被問(wèn)：“它可以仿真，那么可以合成嗎？可以被映射嗎？”
這個(gè)場(chǎng)景是我虛構(gòu)的，盡管它出自我親身經(jīng)歷過(guò)的真實(shí)事件。我曾經(jīng)與許多喜歡在設(shè)計(jì)流程中使用 VHDL 和 Verilog 的 FPGA 設(shè)計(jì)人員深入探討過(guò)。我和他們有一致的看法，就是他們的大多數(shù)設(shè)計(jì)對(duì)于基于原理圖的方法來(lái)說(shuō)過(guò)于復(fù)雜。也就是說(shuō)，您是否主要通過(guò) RTL 進(jìn)行設(shè)計(jì)。HDL 的發(fā)明可減少描繪邏輯函數(shù)的工作量，因?yàn)殚T(mén)電路與觸發(fā)電路的數(shù)量太多，也太繁復(fù)。然而， FPGA（和 ASIC）一直繼續(xù)遵循著摩爾定律。設(shè)計(jì)也是如此，復(fù)雜到使用VHDL 或 Verilog 設(shè)計(jì)會(huì)把你帶入泥潭，讓你再也看不清整體設(shè)計(jì)意圖。上面問(wèn)題就是例證。
設(shè)計(jì)人員需要保持他們?cè)O(shè)計(jì)的領(lǐng)先地位。我深信他們將別無(wú)選擇地這么做 ―― 采用更高端的方法來(lái)贏得時(shí)間和自由，從而可以集中精力進(jìn)行其產(chǎn)品最重要部分的設(shè)計(jì)，即在市場(chǎng)上能使他們脫穎而出的部分。這個(gè)行業(yè)正在面臨的挑戰(zhàn)是：技能嫻熟的資深設(shè)計(jì)人員必須放下架子來(lái)使用與工具配套提供的免費(fèi)的IP，而不是自己親手通過(guò) HDL 把它們重新出來(lái)。我能理解這個(gè)挑戰(zhàn)：作為一個(gè)真正的工程設(shè)計(jì)迷，我所做的應(yīng)該是這個(gè)世界上許多人都做不到的（或者說(shuō)我也相信）。不過(guò)事實(shí)上，如果我想設(shè)計(jì)更好的產(chǎn)品，并且更快地完成，我就必須站在別人的肩上，對(duì)他說(shuō)“謝謝”，然后采用方框圖的方法迅速將我的系統(tǒng)組合出來(lái)。接下來(lái)我就可以專心致力于設(shè)計(jì)我的創(chuàng)意，并且把它集成到整體系統(tǒng)中，使整個(gè)系統(tǒng)更加可靠并出類(lèi)拔萃。
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評(píng)論