基于DSP和SOPC數(shù)字信號發(fā)生器的設(shè)計

輸出結(jié)果顯示，在CCS圖形觀察窗口得到了頻率穩(wěn)定，信號干擾小，波形失真度較小的正弦信號；利用示波器也可觀察到波形較好，穩(wěn)定的正弦信號。

2 基于SOPC技術(shù)設(shè)計正弦信號發(fā)生器
盡管DSP處理器(如TI的TMS320系列)在過去很長一段時間幾乎是DSP應(yīng)用系統(tǒng)核心器件的惟一選擇。但由于其自身的局限性，例如不靈活的硬件結(jié)構(gòu)，使得其很難滿足當(dāng)今迅速發(fā)展的DSP應(yīng)用市場?，F(xiàn)代大容量、高速度、內(nèi)嵌有各種DSP模塊的FPGA和相應(yīng)的SOPC技術(shù)出現(xiàn)，使得數(shù)字信號處理的實現(xiàn)更加容易。
2．1 DDFS原理
直接數(shù)字頻率合成(DDFS)電路由系統(tǒng)時鐘、相位累加器、頻率累加器、波形查找表、D／A轉(zhuǎn)換器和信號調(diào)理電路構(gòu)成。DDFS的工作原理是在每個時鐘周期，用頻率累加器以輸入頻率字FW為步進(jìn)進(jìn)行自增累加，累加結(jié)果的高位送相位累加器，并與輸入的相位字PW進(jìn)行累加，相位累加的輸出作為波形查找表的地址，從查找表中讀出相應(yīng)的數(shù)據(jù)送給D／A轉(zhuǎn)換器，最后經(jīng)過低通濾波器、后級放大等信號調(diào)理電路，以形成模擬量波形輸出。圖6給出系統(tǒng)結(jié)構(gòu)框圖。

DDFS的頻率輸出公式：

式中：N為相位累加器的位寬；M為頻率字位寬；Fclk為系統(tǒng)時鐘信號。
DDFS通過數(shù)控振蕩器產(chǎn)生頻率、相位可控的正弦波。其優(yōu)點體現(xiàn)在無需相位反饋控制，頻率建立及頻率切換較快，可編程且全數(shù)字化，控制靈活方便，輸出相位連續(xù)。如果在相位累加器的位數(shù)N足夠大時，理論上可以獲得很高的分辨精度，應(yīng)用DDFS還可以產(chǎn)生其他多種調(diào)制信號，因此具有極高的性價比。
2．2 硬件模塊設(shè)計與仿真
利用DSP BuiIder進(jìn)行DSP模塊設(shè)計是SOPC技術(shù)的一個組成部分。關(guān)鍵設(shè)計過程在Matlab的圖形仿真環(huán)境Simulink中進(jìn)行，用圖形方式調(diào)用DSP Builder和其他Simulink庫中，圖形模塊，構(gòu)成系統(tǒng)級設(shè)計模塊，如圖7所示。