基于SOPC的數(shù)據(jù)發(fā)生系統(tǒng)設計

式中：Qi(i＝1，…，8)為電路的現(xiàn)態(tài)。
2.2 乒乓結(jié)構模塊
2.2.1 乒乓結(jié)構的硬件實現(xiàn)
為了提高系統(tǒng)的傳輸速率，兩片SRAM構成了乒乓緩存結(jié)構，即在一片執(zhí)行寫操作的同時，另一片在執(zhí)行讀操作。乒乓結(jié)構模塊的原理如圖2所示，P1口與數(shù)據(jù)產(chǎn)生模塊相連接，僅具有寫入功能，P2口設計為Avalon從端口，與Avalon總線相連僅具有讀出功能。

對于數(shù)據(jù)產(chǎn)生模塊而言，由于僅具有并行數(shù)據(jù)的輸出，沒有地址和控制信號端口，故它無法直接對SRAM進行寫操作，因而要求乒乓結(jié)構模塊有地址產(chǎn)生功能。P1口的CLK作為計數(shù)器的脈沖源，計數(shù)器的輸出作為SRAM的地址。DBl連接數(shù)據(jù)產(chǎn)生模塊的輸出端。CBl為控制信號，因為P1口只有寫入功能，所以其we_n恒接低，oe_n恒接高。
P2口為只有讀出功能的Avalon從端口，所以AB2為從端口的地址線address；DB2為數(shù)據(jù)線readdata；CB2中的we_n為讀信號線read，oe_n恒接低。由于兩片SRAM始終處于工作狀態(tài)，所以相應的片選信號chip_select_n恒接低。
兩片SRAM在P1口和P2口之間的切換的控制信號即chipselect，由計數(shù)器產(chǎn)生。當計數(shù)值小于262 144時，chipselect接低，SR1與P1口相接，SR2與P2口相接；當計數(shù)值在262 144～524 288之間時，chipselecl接高，SR1與P2口相接，SR2與P1口相接。當計數(shù)值到達524 288時，計數(shù)器清零。
2.2.2 Avalon從外設的端口信號設計
系統(tǒng)中，數(shù)據(jù)產(chǎn)生模塊與乒乓結(jié)構模塊結(jié)合為一個模塊，通過P2口掛在Avalon總線上。該模塊的信號列表如圖3所示。其中，avalon_slave_O接口類型的信號與Avalon總線相連接，而conduit_end接口類型的信號與SRAM相連接。圖3中的Avalon從端口即為P2口，采用了流水線讀傳輸?shù)哪Ｊ?，這種模式能在前一次傳輸返回readdata前開始一次新的傳輸，增加了帶寬。

2.2.3 動態(tài)地址對齊及其時許設計
Avalon總線模塊能夠適應主從外設的不同寬度和不匹配的數(shù)據(jù)寬度。當系統(tǒng)中村子不匹配的存儲口時，要考慮地址對齊問題。對于存儲器類型的外設，采用動態(tài)地址對齊方式。IDT71V416型SRAM是靜態(tài)RAM，屬于存儲器型外設，所以該Aalon從端口采用動態(tài)地址對齊方式，如圖4所示。選用動態(tài)地址對齊方式，使得主端口能連續(xù)地對從外設進行讀寫，并使系統(tǒng)將外設認作存儲器型外設。

根據(jù)IDT71V416型SRAM手冊中讀寫時序的各時間參數(shù)值設定set up，read wait，write wait及holdtime的時間均為10 ns，使該端口既符合Avalon總線讀寫時序的要求，又符合IDT71V416型SRAM的讀寫時序的要求，如圖5所示。