基于CPRI協(xié)議的光纖通訊設(shè)計(jì)與實(shí)現(xiàn)
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2．3 PCB布板設(shè)計(jì)
PCB布板設(shè)計(jì)要特別注意信號(hào)完整性問題，尤其當(dāng)系統(tǒng)設(shè)定速率為2457．6Mbps高速傳輸時(shí)。圖3所示為系統(tǒng)速率設(shè)定為2457．6Mbps，未注意信號(hào)完整性問題的PCB布板設(shè)計(jì)下，TXCLK時(shí)鐘信號(hào)眼圖，可以看到時(shí)鐘信號(hào)質(zhì)量較差。而SCAN25100對(duì)TXCLK信號(hào)質(zhì)量要求較高，如占空比要求為45％～55％范圍。經(jīng)測(cè)試，在此設(shè)計(jì)下，當(dāng)系統(tǒng)工作于614．4Mbps或1228．8Mbps時(shí)，系統(tǒng)能正常傳輸數(shù)據(jù)，但當(dāng)系統(tǒng)速率轉(zhuǎn)換為2457．6Mbps，此時(shí)TXCLK／RXCLK雙邊沿對(duì)DDR(Double Data Rate)數(shù)據(jù)出現(xiàn)了錯(cuò)誤采集，SCAN25100與光模塊之間的差分串行數(shù)據(jù)線傳輸也變得不穩(wěn)定。因此系統(tǒng)對(duì)PCB布板設(shè)計(jì)要求較高。本文引用地址：http://m.butianyuan.cn/article/156425.htm
FPGA與SCAN25100之間的并行數(shù)據(jù)線要與相應(yīng)的TXCLX／RXCLK時(shí)鐘線等長布線設(shè)計(jì)，同時(shí)根據(jù)國家半導(dǎo)體的推薦，布線應(yīng)采用65歐姆阻抗匹配。SCAN25100與光模塊之間的高速差分串行數(shù)據(jù)線，應(yīng)合理布局，使其盡可能得短，同時(shí)DOUT和RIN應(yīng)布于不同層盡量分隔開布線，這樣盡可能地減少DOUT和RIN之間的串?dāng)_。PCB布板優(yōu)化設(shè)計(jì)后，高速傳輸下TXCLK時(shí)鐘信號(hào)眼圖如圖4所示?？梢钥吹?ldquo;眼睛”張開，信號(hào)質(zhì)量得到改善。
3 FPGA設(shè)計(jì)
FPGA內(nèi)CPRI數(shù)據(jù)包括用戶I／Q數(shù)據(jù)、控制管理數(shù)據(jù)和同步數(shù)據(jù)。在發(fā)送端，通過CPRI固定的幀結(jié)構(gòu)形式將這三部分?jǐn)?shù)據(jù)進(jìn)行復(fù)接與成幀處理，然后發(fā)送給SCAN25100完成物理層8B／10B編碼和并串轉(zhuǎn)換。在接收端，光模塊接收回的數(shù)據(jù)，經(jīng)由SCAN25100物理層8B／10B解碼和串并轉(zhuǎn)換，F(xiàn)PGA將這三部分?jǐn)?shù)據(jù)進(jìn)行分接與解幀處理，并提取出時(shí)鐘信號(hào)。下面分別對(duì)FPGA對(duì)SCAN25100控制與狀態(tài)監(jiān)控，數(shù)據(jù)接口發(fā)送與接收模塊進(jìn)行相應(yīng)介紹，采用Verilog語言設(shè)計(jì)相應(yīng)模塊。
3. 1 配置與監(jiān)控模塊
FPGA需要根據(jù)系統(tǒng)需求對(duì)SCAN25100進(jìn)行相應(yīng)的配置，如設(shè)置芯片管腳使用電平標(biāo)準(zhǔn)，傳輸速率SPMODE(1：0)等，以使其正常啟動(dòng)工作。對(duì)SCAN25100的配置，可以使用兩種方式。通過對(duì)SCAN25100芯片的相應(yīng)配置管腳直接進(jìn)行電平拉高或拉低操作，這種方式較為簡(jiǎn)單，但無法實(shí)現(xiàn)系統(tǒng)工作時(shí)動(dòng)態(tài)改變配置值；FPGA將配置數(shù)據(jù)通過芯片的MDIO接口寫入芯片，這種方式需要FPGA同樣定義一個(gè)MDIO接口，配置過程稍顯復(fù)雜，優(yōu)點(diǎn)在于輔助軟件的支持可以在系統(tǒng)工作時(shí)動(dòng)態(tài)改變配置值。
為了系統(tǒng)調(diào)試工作的方便，通過FPGA對(duì)SCAN25100的狀態(tài)監(jiān)控是非常有必要的，需要將芯片的幾個(gè)反映芯片工作狀態(tài)數(shù)據(jù)輸出給FPGA。
評(píng)論