基于FPGA+DSP的多串口數(shù)據(jù)通信的實(shí)現(xiàn)

　　由于用戶控制指令（包括信號(hào)處理板配置參數(shù)、輸出數(shù)據(jù)類型控制等）與差分修正數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度和數(shù)據(jù)持續(xù)性有很大區(qū)別，在常規(guī)數(shù)據(jù)傳輸方式之外對(duì)每個(gè)串口增設(shè)數(shù)據(jù)塊傳輸模式。數(shù)據(jù)塊傳輸模式可用于持續(xù)性大量數(shù)據(jù)的輸入，采用每個(gè)串口對(duì)兩塊RAM進(jìn)行乒乓讀寫操作的來(lái)方案實(shí)現(xiàn)。是否采用數(shù)據(jù)塊傳輸模式由串口的控制寄存器中的第14位（P_flag）決定。對(duì)于非數(shù)據(jù)塊輸入模式中緩存大小需要根據(jù)常規(guī)數(shù)據(jù)最大長(zhǎng)度來(lái)設(shè)定，過小會(huì)導(dǎo)致部分?jǐn)?shù)據(jù)丟失。當(dāng)有數(shù)據(jù)需要輸出時(shí)，由DSP向NIOS II CPU的RAM寫入各UART輸出控制寄存器的設(shè)定值，并通過GPIO向其發(fā)出中斷信號(hào)?？稍贜IOS II CPU的main函數(shù)中設(shè)置一個(gè)循環(huán)檢測(cè)是否有由DSP輸入的中斷信號(hào)，若有再檢測(cè)各UART的輸出控制寄存器。輸出流程圖如圖4所示。

圖4 串口數(shù)據(jù)輸出流程

　　圖4中SET_EN用于設(shè)置個(gè)串口的輸入模式（是否乒乓輸入及乒乓輸入時(shí)緩存的大?。┖痛谑鼓艿炔僮?，輸入控制寄存器的默認(rèn)值在系統(tǒng)初始化時(shí)由DSP寫入。

　　當(dāng)數(shù)據(jù)輸入時(shí)，NIOS II CPU檢測(cè)到來(lái)自串口的中斷請(qǐng)求，進(jìn)入對(duì)應(yīng)的中斷響應(yīng)程序。首先對(duì)數(shù)據(jù)傳輸模式進(jìn)行判斷，P_flag默認(rèn)值為0，表示非數(shù)據(jù)塊輸入模式。該模式下輸入的數(shù)據(jù)有特定的結(jié)尾標(biāo)志符組合，一旦檢測(cè)到結(jié)束標(biāo)志則發(fā)送已緩存的數(shù)據(jù)并完成狀態(tài)清零以便下次接收；P_flag為1則為連續(xù)數(shù)據(jù)塊輸入，當(dāng)Half_BAM0或Half_RAM1其中一塊寫滿時(shí)即向DSP發(fā)出中斷信號(hào)，DSP即進(jìn)入中斷服務(wù)程序讀取數(shù)據(jù)。程序流程圖如圖5所示。

圖5 程序流程圖

　　3 結(jié)束語(yǔ)

　　采用Altera FPGA芯片上的NIOS II CPU控制串口的優(yōu)點(diǎn)是充分使用硬件資源，可以減輕DSP芯片的計(jì)算量。測(cè)試表明，NIOS II CPU工作頻率為20.46 MHz，串口波特率設(shè)置為115 200，數(shù)據(jù)位為8 bit，各串口可以同時(shí)正常輸入輸出。多串口可以同時(shí)輸入輸出數(shù)據(jù)，由指令可以靈活配置傳輸模式，以適應(yīng)不同數(shù)據(jù)傳輸類型的需求。

　　本文解決了單串口傳輸不能滿足GPS高精度接收機(jī)對(duì)多種數(shù)據(jù)同時(shí)輸入輸出的要求，實(shí)現(xiàn)了GPS定位結(jié)果、RTK差分?jǐn)?shù)據(jù)與外界的實(shí)時(shí)交換以及用戶控制命令的輸入。本方案的優(yōu)點(diǎn)是通過增加各串口的輸入／輸出控制寄存器，使DSP芯片可以僅以兩個(gè)GPIO資源實(shí)現(xiàn)原本需要3個(gè)串口輸入／輸出功能相對(duì)應(yīng)的6個(gè)中斷操作；采用NIOS II CPU進(jìn)行多串口控制可以減少硬件調(diào)試時(shí)間，節(jié)約FPGA片內(nèi)資源。不足之處是未實(shí)現(xiàn)串口波特率、數(shù)據(jù)位等實(shí)時(shí)配置。