多天線多載波的數(shù)字上下變頻的FPGA實(shí)現(xiàn)
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DSP-BUILDER8.0以后的版本，提供了一個新的ADVANCED BLOCK的特性，用這個新特性產(chǎn)生的FIR濾波器，較之以往的版本，在資源優(yōu)化方面有了巨大的改進(jìn)。如18通道61階的5倍內(nèi)插濾波器，由老版本生成的IP所占用的資源與ADVANCED BLOCK的比較，如下表所示：
ALUT REG M9K DSP18*18
老版本 311 652 28 13
advanced 217 533 7 12
老版本生成的IP所占用的資源與ADVANCED BLOCK的比較
可以看出，使用ADVANCED BLOCK, 無論是查找表，寄存器，還是RAM的資源，都有非常明顯的降低。
此外ADVANCED BLOCK還有一些顯著的優(yōu)點(diǎn)：
1、 通道接口較之以往變的非常簡單清晰，無論輸入輸出，主要信號只有3個，數(shù)據(jù)data，數(shù)據(jù)有效data_vld以及通道號channel。
2、 自動插入流水。只需要設(shè)置好相應(yīng)參數(shù)，如時鐘頻率，目標(biāo)器件，復(fù)用倍數(shù)等，它會在使用盡量少的資源并且滿足時序的情況下，自動判斷是否加入PIPELINE。
3、 系統(tǒng)層面的設(shè)計(jì)。它生成的所有模塊，包括FIR濾波器，都有一組系統(tǒng)接口，可以通過不同地址對內(nèi)部寄存器，如系數(shù)等，進(jìn)行訪問。
4、 自動實(shí)現(xiàn)資源復(fù)用。在時鐘復(fù)用關(guān)系確定后，它能自動實(shí)現(xiàn)資源復(fù)用，使設(shè)計(jì)者從繁瑣的優(yōu)化工作中解放出來，專注于系統(tǒng)層面的設(shè)計(jì)。 function ImgZoom(Id)//重新設(shè)置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w
整個設(shè)計(jì)的FPGA實(shí)現(xiàn)的資源以及功耗
這個4天線9載波的設(shè)計(jì)在Altera Corporation 的3SE80F1152I3上實(shí)現(xiàn)，工作頻率為180倍基帶速率時鐘，即230MHz。所消耗資源如下表所示
ALUT REG M9K DSP18*18
數(shù)目13385 19068 330 532
所占百分比 % 21% 30% 67％ 79％
整個設(shè)計(jì)的FPGA實(shí)現(xiàn)的資源以及功耗
內(nèi)核靜態(tài)功耗為734.58mW
內(nèi)核動態(tài)功耗為2705.63mW
IO功耗為236.82mW
全部功耗加起來為3677.04mW。
3SE80是Altera CORPORATION的65納米產(chǎn)品STRATIX III中的一款。這一系列產(chǎn)品在設(shè)計(jì)過程中考慮了很多功耗優(yōu)化的因素，因此功耗特性比較好。比如內(nèi)核電壓，它是0.9V/1.1V可選，上述設(shè)計(jì)用的是1.1V電壓，如果用0.9V的話，功耗還可以再降低30％。但有一點(diǎn)需要客戶注意，使用0.9V電壓的話，整個設(shè)計(jì)的時序會降低15％左右。本文引用地址：http://m.butianyuan.cn/article/157627.htm
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