最后，還必須注意轉(zhuǎn)換器對功率的貢獻(xiàn)。一些轉(zhuǎn)換器可能以丟失內(nèi)部信息為代價來節(jié)省功率損耗，例如接受差動時鐘（為了實現(xiàn)更低的噪聲/抖動）所需要的參考電壓或時鐘放大器、諸如 PECL 或 LVDS 的小擺幅時鐘電平，或者截平濾波時鐘（正弦曲線）。這個問題將在下文進(jìn)一步闡述。

時鐘信號

為了獲得最佳的 ADC 性能4，時鐘信號是最令人擔(dān)心的問題。雖然所有的 ADC 都有一個時鐘輸入端，但其中一些要比另一些更容易使用。最關(guān)鍵的問題是時鐘抖動、占空比以及必須的時鐘電平，當(dāng)用高輸入頻率進(jìn)行采樣時，能夠大體上獲得較好的性能參數(shù)。

為了實現(xiàn)低抖動，用戶通常使用帶通濾波器過濾時鐘信號來達(dá)到該目的。這還將產(chǎn)生 50% 的占空比，接近于許多 ADC 的最佳條件。不過，由于該濾波器的插入損耗時鐘信號振幅將受到影響，且時鐘信號將變成正弦曲線而不是方波。為了接收高質(zhì)量的時鐘信號，TI 和其他一些廠商在 ADC 的輸入端添加了時鐘放大器。它的作用是將正弦曲線修正成方波并為內(nèi)部電路的時鐘循環(huán)提供所需的增益。此外，時鐘放大器還提供了差動接口，能夠減小時鐘信號線路中噪聲耦合的影響，從而減小抖動。當(dāng)然，這是以增加 ADC 的功耗為代價的。

然而，一些 ADC 可能還需要 CMOS 電平的方波時鐘信號。這類 ADC 的輸入必須是單端口的，而且能夠抑制外部噪聲源與時鐘路徑耦合。大部分此類 ADC 是為了對低輸入頻率（50 MHz 以下）進(jìn)行采樣并且能夠獲得很好的性能。醫(yī)學(xué)超聲波就是此類 ADC 的一種典型應(yīng)用。不過，用戶在更高的輸入頻率（例如通訊應(yīng)用中）下為了獲得高信噪比（大于 60s），就需要提供外部元件來使時鐘信號變成方波，并有效地增大功率與電路板面積。即使有了這些外部元件，用戶仍然必須考慮單端接口，而且最終的設(shè)計很可能不能獲得 ADC 采用內(nèi)部時鐘放大器時所能達(dá)到的最優(yōu)性能。

為了提供一致的產(chǎn)品說明書，TI 在相同時鐘條件下的產(chǎn)品說明書中使用了相同的圖表與性能參數(shù)。對于具有差動輸入時鐘信號的器件而言，通常采用正弦曲線，雖然它并不是 ADC 的最佳條件（由于時鐘邊緣壓擺率的限制）。為了涵蓋轉(zhuǎn)換器所有可能的應(yīng)用情況，TI 開始在產(chǎn)品說明書中引入了 3D 等高線圖表（請參見圖 1），這就允許用戶可以得到在給定輸入與采樣頻率下的典型性能。我們知道，輸入時鐘信號的所有條件在試驗時都是保持不變的，除非改變采樣頻率。這意味著如果使用正弦波時鐘信號，減小采樣頻率將會使時鐘邊緣變慢，從而加劇實際的抖動。這是每個 ADC 普遍存在的現(xiàn)象，4但是 TI 設(shè)計的 ADC 能夠盡可能地將抖動最小化。雖然這是最壞的情況，而且減小抖動的技術(shù)有很多種，但是在實驗中改變時鐘條件是不公平的；同樣的，如果保持時鐘條件不變，那么信噪比 SNR 將隨著抖動的增加而降低。用戶必須要知道，如果沒有時鐘放大器，性能的降低可能更多。此外，用戶還必須要清楚如果能夠提供一個抖動很小的方波時鐘信號，那么 ADC 的性能就會有很大的提高。

圖 1 SNR 與輸入和采樣頻率5的曲線關(guān)系

輸出時序

為了捕捉傳輸?shù)?FPGA、ASIC、DDC 或其他跟隨 ADC 的邏輯器件的輸出數(shù)據(jù)，用戶必須要知道輸出數(shù)據(jù)的窗口是穩(wěn)定的。不過，重點(diǎn)是大多數(shù)廠商均致力于提供一致且完善的產(chǎn)品說明書限制。這是因為用于生產(chǎn)的最終測試結(jié)果受一些因素的影響，例如自動測試設(shè)備的精度、不能直接訪問輸出端（數(shù)據(jù)正在緩沖中）、很難像產(chǎn)品說明書一樣設(shè)置相同的條件（例如數(shù)字負(fù)載）等等。為了克服這些局限性，TI 通過設(shè)計與特征化（即用統(tǒng)計方法來設(shè)置這些參數(shù)），當(dāng)生產(chǎn)中不對設(shè)備進(jìn)行測試時，這能促使我們設(shè)置更寬的防護(hù)頻帶。而如果將相同的限制條件用于其他廠商的話，經(jīng)常會導(dǎo)致不完善或不精確的產(chǎn)品說明書。

設(shè)計人員應(yīng)對沒有任何質(zhì)保書的器件、有質(zhì)保書但是條件不切實際的器件（例如 0-pF 負(fù)載）、沒有明確用于捕獲數(shù)據(jù)所需的參數(shù)的器件（例如，給出了建立時間但沒有給出保持時間）、沒有說明規(guī)范所使用的 VOH 和 VOL電平的器件（例如，給出從 50% 到 50% 的信息，但是要推導(dǎo)出 VIH/VIL 邏輯電平卻很麻煩)、或者沒有說明對整個工作溫度范圍內(nèi)詳細(xì)參數(shù)的器件進(jìn)行明確的詢問。

此外，為了改進(jìn)數(shù)據(jù)捕獲窗口，TI 與其他廠商均提供了一款輸出時鐘，與輸入時鐘相比該時鐘能夠更好地跟蹤輸出數(shù)據(jù)。使用輸出時鐘可以減小應(yīng)用中的時序局限。

最后，請注意，建立與保持時間的定義和門電路建立與保持時間的對應(yīng)部分相同。在門電路中，建立時間表示數(shù)據(jù)在門電路輸入端準(zhǔn)備好的時間比時鐘邊緣閉鎖它的時間提前了多少。時間提前得越多，使用該閉鎖門電路就越困難。在 ADC 中，建立時間表示數(shù)據(jù)穩(wěn)定時間比輸入或輸出 ADC 時鐘邊緣提前了多少。建立時間越長，捕獲數(shù)據(jù)就越容易。這些規(guī)則在保持時間上也同樣適用。

過程增益

與 SNR 的兩個參數(shù)相比較，用戶必須考慮到 ADC 的采樣速率。信噪比可通過對收斂于奈奎斯特曲線的總體噪聲底限進(jìn)行積分得到。當(dāng)然，用戶的信號只會占據(jù)一些帶寬；只有在這個帶寬上的噪聲才會影響到信號，而其他噪聲可由數(shù)字濾波器濾除。對于相同的 SNR 而言，采樣速率高的 ADC 噪聲底限比較低。例如，一個 200kHz 帶寬，信噪比為 90-dBFS 的 ∑ 型 ADC 的性能在理論上比產(chǎn)品說明書中規(guī)定的信噪比為 75-dBFS、100 MSPS 的 14 位 ADC—— ADS5424 要好。當(dāng)然，如果在使用 ADS5424 對 200-kHz 帶寬進(jìn)行采樣之后（明顯超過 100 MSPS 的采樣率），我們采用數(shù)字濾波來濾除帶寬外的噪聲（從 200 kHz 直到 50 MHz），ADS5424 的等效信噪比在這一帶寬上為：

SNR200 kHz = 75 + 10×log10(50×106/200×103) = 99 dBFS >> 90 dBFS。

ADS5424 的信噪比將明顯優(yōu)于 ∑ 型 ADC（為了示例，假設(shè)噪聲在奈奎斯特曲線上均勻分布，也就是說沒有明顯的閃爍噪聲影響）。前述方程式的第二項稱為過程增益。隨著過采樣比的增加，用戶在相同信噪比每增加采樣率一倍，噪聲底限就會降低 3 dB。換言之，相關(guān)頻帶上的等效精度將增加 0.5 比特。