PAD在接收機動態(tài)可重構(gòu)結(jié)構(gòu)中的應(yīng)用設(shè)計

　　相位檢測器和低通濾波器一樣需要利用兩片TRAC器件來實現(xiàn)。而外部元件對于放大器和濾波器都是必不可少的，所以必須對滿足條件的元件進行合理取值。

可編程ADC的實現(xiàn)

　　認(rèn)知無線電接收機對其前端采用的高性能模-數(shù)轉(zhuǎn)換器(ADC)及模擬器件的要求都較高，而FPGA在基帶數(shù)字信號處理方面又迫切需要動態(tài)可重配置。為了適應(yīng)以上要求，可以首先考慮使用可編程模擬器件來實現(xiàn)ADC，以下是兩種具體實現(xiàn)方法。

　　FIPSOC混合信號片上系統(tǒng)

　　SIDSA公司的FIPSOC混合信號片上系統(tǒng)是快速開發(fā)模擬、數(shù)字集成應(yīng)用的理想工具。FIPSOC芯片包括內(nèi)嵌的增強型8051微處理器、現(xiàn)場可編程門陣列(FPGA)以及一組面向信號調(diào)理和數(shù)據(jù)采集應(yīng)用的可靈活配置的模擬單元。與分離的模擬、數(shù)字FPGA方案相比，采用FIPSOC混合信號片上系統(tǒng)，可使產(chǎn)品設(shè)計周期縮短30~40%。

　　可編程的模擬、數(shù)字單元與8051的單片系統(tǒng)包括模擬單元、轉(zhuǎn)換單元、可編程數(shù)字單元、8051內(nèi)核和該系列中的所有器件具有兼容的存儲器分布，其中轉(zhuǎn)換單元含有4路DAC(分辨率可配置為8至10位)，采用逐次逼近算法，可利用這些DAC實現(xiàn)高達800KHz采樣率的ADC(見圖4)。

圖4　數(shù)據(jù)轉(zhuǎn)換模塊的框圖

　　數(shù)據(jù)轉(zhuǎn)換模塊包含4個8位的逐次比較寄存器(SAR)，它可以和內(nèi)部的DAC聯(lián)合工作，以獲得模/數(shù)轉(zhuǎn)換。

　　每一個通道有一個獨立的SAR，它接收逐次比較的結(jié)果，并驅(qū)動對應(yīng)的DAC，每一個通道的轉(zhuǎn)換可以獨立進行。當(dāng)轉(zhuǎn)換模塊編程為9或10位ADC轉(zhuǎn)換時，相應(yīng)的SAR形成組：9位ADC時，SAR1和SAR2為一組，SAR3和SAR4為一組；10位ADC時，所有4個SAR形成一組。這時，成組的SAR各自工作1至2個周期，在轉(zhuǎn)換結(jié)束時，SAR將其內(nèi)容寄存在輸入/輸出寄存器中，并使能中斷產(chǎn)生模塊。在連續(xù)轉(zhuǎn)換模式下，將啟動下一次轉(zhuǎn)換。在轉(zhuǎn)換過程中，可編程邏輯模塊可以獨立發(fā)布轉(zhuǎn)換命令，這將給本次以及下一次轉(zhuǎn)換帶來錯誤。在連續(xù)轉(zhuǎn)換模式下，這將導(dǎo)致致命錯誤，因為錯誤是可以傳遞的，并將得到不可預(yù)料的結(jié)果。

　　其控制部分是一個標(biāo)準(zhǔn)的8051微處理器。復(fù)合后，8051核首先對可編程元胞進行配置，配置完畢后可以當(dāng)作一個通用的微處理器使用。為了更好的支持FIPSOC的動態(tài)可重構(gòu)特性，已對其指令和功能單元做了一些改進。

　CypressPSoC器件

　　Cypress半導(dǎo)體公司的PSoC混合信號架構(gòu)將可編程的模擬與數(shù)字模塊同8位微控制器進行了完美集成，這種獨特的功能組合使設(shè)計人員能夠針對各種應(yīng)用實現(xiàn)無與倫比的靈活性。最新CY8C23x33器件采用8位逐次逼近ADC，能實現(xiàn)高達375Ksps的采樣率。此外，該解決方案還具備可實現(xiàn)出色可配置性的26個GPIO，能夠快速適應(yīng)不斷變化的特性要求。該器件采用5x5mm的QFN封裝，能夠最大限度地縮小板極空間。