基于FPGA的電子穩(wěn)像平臺(tái)的研究

圖6中VS為場(chǎng)同步信號(hào)，場(chǎng)周期為16.683ms，每場(chǎng)有525行，其中480行為有效顯示行，45行為場(chǎng)消隱區(qū)，場(chǎng)同步信號(hào)每場(chǎng)有一個(gè)脈沖，該脈沖的低電平寬度為63μs（2行）。行周期為31.78μs，每顯示行包括800點(diǎn)，其中640點(diǎn)為有效顯示區(qū)，160點(diǎn)為行消隱區(qū)（非顯示區(qū)）。行同步信號(hào)HS每行有一個(gè)脈沖。該脈沖的低電平寬度為3.81μs（即96個(gè)脈沖）。因此，VGA控制器的任務(wù)就是按要求產(chǎn)生所需要的時(shí)序。

DISCLK為視頻顯示時(shí)鐘，頻率為25MHz，首先輸入到模等于800的像素計(jì)數(shù)器中，輸出的計(jì)數(shù)值與一個(gè)預(yù)先設(shè)好的比較器進(jìn)行比較，當(dāng)計(jì)數(shù)器的值大于160時(shí)，輸出高電平，反之輸出低電平，作為行同步信號(hào)；同理，利用一個(gè)模等于525的計(jì)數(shù)器對(duì)行同步信號(hào)進(jìn)行計(jì)數(shù)和一個(gè)閾值為45的比較器可以產(chǎn)生所需要的場(chǎng)同步脈沖VS。

產(chǎn)生的行、場(chǎng)同步信號(hào)和像素顯示時(shí)鐘分別被送到兩個(gè)地址發(fā)生器中，產(chǎn)生所需要的控制幀存儲(chǔ)器的地址信號(hào)。由于前面介紹的幀存控制器中采用為每行數(shù)據(jù)提供1024個(gè)存儲(chǔ)空間的辦法，因此在數(shù)據(jù)讀出時(shí)也要進(jìn)行相應(yīng)管理。低位地址發(fā)生器產(chǎn)生的地址數(shù)據(jù)與一個(gè)比較器進(jìn)行比較。當(dāng)?shù)刂沸∮?40時(shí)，幀存儲(chǔ)器的讀信號(hào)MEMRD位低電平有效，否則無(wú)效，這樣有效像素?cái)?shù)據(jù)就被完整地提出。由于VGA是一個(gè)模擬的接口標(biāo)準(zhǔn)，RGB彩色信息需要輸入模擬量，因此幀存儲(chǔ)器輸出的數(shù)字信息還要經(jīng)過(guò)D/A變換。系統(tǒng)先用飛利浦公司出品的TDA8771AH，它內(nèi)部集成了三個(gè)視頻D/A轉(zhuǎn)換器，基于電阻網(wǎng)絡(luò)架構(gòu)，轉(zhuǎn)換速率最高可達(dá)35MHz。由于它專(zhuān)用于數(shù)字電視、視頻處理等相關(guān)領(lǐng)域，因此使用十分簡(jiǎn)單，只需要提供24bit數(shù)字信息和一個(gè)轉(zhuǎn)換時(shí)鐘即可。VGA控制器原理圖如圖7所示。

2系統(tǒng)集成

綜上所述，完整的電子穩(wěn)像系統(tǒng)結(jié)構(gòu)如圖8所示。攝像頭輸入的信號(hào)采用PAL制式，經(jīng)過(guò)視頻處理接口后形成RGB565格式的數(shù)字視頻信號(hào)和控制信息；幀存控制器作為整個(gè)平臺(tái)的核心，在將數(shù)據(jù)寫(xiě)入幀存儲(chǔ)器的同時(shí)，對(duì)數(shù)字化的圖像信息進(jìn)行去隔行處理，再將數(shù)據(jù)讀出送往VGA控制器時(shí)進(jìn)行放大變換。VGA控制器則負(fù)責(zé)將數(shù)據(jù)按照VGA標(biāo)準(zhǔn)時(shí)序送往顯示器上。

在該平臺(tái)上實(shí)現(xiàn)了文獻(xiàn)中K0等人提出的一種最簡(jiǎn)單的基本位平面的電子穩(wěn)像算法，對(duì)于8位的灰度圖像，可以表示為：利用第4層進(jìn)行運(yùn)算，其依據(jù)是在多幀圖像進(jìn)行BPM運(yùn)算后發(fā)現(xiàn)，該層的誤差結(jié)果較平滑。然而，K0的BMP-b4算法在不同的圖像序列和信噪比的情況下，并不能總得到一個(gè)最優(yōu)解；在某些情況下，b4、b5或b6會(huì)得到更好的結(jié)果。

目前資料顯示電子穩(wěn)像技術(shù)作為近年新興技術(shù)還處于試驗(yàn)研究階段，因其適用范圍廣闊而展現(xiàn)了樂(lè)觀(guān)的研發(fā)前景。