基于AVR單片機(jī)與FPGA的低頻數(shù)字式相位測量儀
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3 系統(tǒng)硬件電路的設(shè)計(jì)
3．1 前端信號調(diào)理電路的設(shè)計(jì)
施密特觸發(fā)器(遲滯比較器)雖然可以很好地消除比較器過零引起的抖動(dòng)，但是其輸出信號和輸入信號存在相位差，如果兩路被測信號的幅度基本相等且兩個(gè)施密特觸發(fā)器的門限電平又很接近，則施密特觸發(fā)器引入的相位誤差對測量系統(tǒng)誤差幾乎無影響。
采用LM339內(nèi)部有4個(gè)獨(dú)立的電壓比較器，該電壓比較器的特點(diǎn)是：失調(diào)電壓小，典型值為2 mV；電源電壓范圍寬，雙電源電壓為±1～±18 V；對比較信號源的內(nèi)阻限制較寬。同相和反相輸入端電壓差別大于10 mV就能確保輸出能從一種狀態(tài)可靠地轉(zhuǎn)換到另一種狀態(tài)，輸出端相當(dāng)于一只不接集電極電阻的晶體三極管，在使用時(shí)輸出端到正電源一般須接一只電阻。在跳變電壓值附近的干擾不超過回差A(yù)U，輸出電壓的值就將是穩(wěn)定的。正反饋可以加快比較器的響應(yīng)速度。由于遲滯比較器加的正反饋很強(qiáng)，遠(yuǎn)比電路中的寄生耦合強(qiáng)得多，所以可免除由于電路寄生耦合而產(chǎn)生的自激振蕩。通過調(diào)節(jié)電位器，使兩個(gè)施密特觸發(fā)器的門限電平基本相等，保證輸入電路對相位差測量不帶來誤差。電路如圖2所示。本文引用地址：http://m.butianyuan.cn/article/172687.htm
3．2 系統(tǒng)測量電路設(shè)計(jì)
以單片機(jī)為核心設(shè)計(jì)相位儀，如其晶振為24 MHz，單片機(jī)C／T的計(jì)數(shù)誤差為1個(gè)機(jī)器周期為±0．5 μs，則絕對誤差為360°x0．5 μs／50μs=3．6°，所以，當(dāng)被測信號頻率很高時(shí)很難滿足測量要求。
本設(shè)計(jì)采用AVR單片機(jī)與FPGA相結(jié)合的方案，FPGA實(shí)現(xiàn)數(shù)據(jù)采集，將所測信號的頻率和相位差所對應(yīng)時(shí)間差轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)傳給單片機(jī)；單片機(jī)從FPGA獲取數(shù)據(jù)，經(jīng)過運(yùn)算、轉(zhuǎn)換等數(shù)據(jù)處理，將被測信號的頻率和相位差在LCD上顯示。
系統(tǒng)電原理圖如圖3所示。MCU采用ATMEL公司的AVR單片機(jī)ATmega128，具有先進(jìn)的RISC結(jié)構(gòu)，大多數(shù)指令在一個(gè)時(shí)鐘周期內(nèi)完成，有32個(gè)8位通用工作寄存器及外設(shè)控制寄存器，克服了一般單片機(jī)單一累加器數(shù)據(jù)處理帶來的瓶頸。有128 KB的系統(tǒng)內(nèi)可編程Flash，4 KB的EEPROM以及4 KB的內(nèi)部SRAM，遵循JTAG標(biāo)準(zhǔn)的邊界掃描功能，支持?jǐn)U展的片內(nèi)調(diào)試，可通過JTAG接口實(shí)現(xiàn)對Flash、EEPROM、熔絲位和鎖定位的編程。
FPGA采用Altem Cyclone系列的EP1C3T100，配置芯片為EPCS1，VHDL功能程序經(jīng)過全編譯會生成．sof和．pof文件，配置的下載為Byte-Blaster II，[Mode]項(xiàng)選擇“JTAG”為把．sof文件配置到FPGA芯片EP1C3T100中，用于調(diào)試；[Mode]項(xiàng)選擇“Active Serial Programming”為把．pof文件下載到配置芯片EPCS1中，系統(tǒng)重新上電時(shí)正常運(yùn)行。
LCD采用HTM12864，為128x64串行數(shù)據(jù)傳送液晶顯示器，背光燈通過光耦受到控制。
ATmega128和EP1C3T100設(shè)計(jì)各自的JTAG接口。圖3繪出了ATmega128和EP1C3T100的接口D0～D19、EN、Dsel、LCN；ATmega128與HTM12864的接口RET、D／C、SCLK、DATA；EP1C3T100的輸入信號FAin和FBin，66 MHz外部有源晶振，配置芯片EPCS1。
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