基于DSP的導(dǎo)彈仿真器嵌入式組件設(shè)計

0 引 言

在某新型機(jī)載武器系統(tǒng)的研制過程中，作為確保戰(zhàn)備部隊盡快掌握新裝備形成戰(zhàn)斗力的關(guān)鍵因素，需要設(shè)計一種能達(dá)到測試訓(xùn)練目的的導(dǎo)彈仿真器。而該系統(tǒng)設(shè)計的核心任務(wù)是開發(fā)一套能夠模擬產(chǎn)生與彈載飛行控制組件進(jìn)行同步ARINC-429(HB6096-86)信息交換、發(fā)送遙測數(shù)據(jù)、模擬產(chǎn)生時序邏輯控制信號、設(shè)置故障代碼并能進(jìn)行故障模式處理等一系列對產(chǎn)品進(jìn)行測試訓(xùn)練工作的嵌入式組件。

1 系統(tǒng)框架設(shè)計

由于該組件為典型的彈載嵌入式系統(tǒng)，使用空間有限、環(huán)境條件苛刻，既要求系統(tǒng)運(yùn)行穩(wěn)定可靠，又要求具有較強(qiáng)的數(shù)據(jù)運(yùn)算能力。綜合考慮設(shè)計需求，決定采用“DSP+可編程邏輯器件+429通訊接口+信號匹配及調(diào)理＋故障模擬裝置”作為系統(tǒng)的硬件總體框架。限于篇幅，本文只就DSP擴(kuò)展電路、429通訊接口以及FPGA的邏輯功能加以介紹。系統(tǒng)硬件原理框圖如圖1所示。

圖1 系統(tǒng)硬件原理框圖

1.1 DSP及擴(kuò)展電路設(shè)計

選用TI公司98年推出的軍品級SMJ320F240數(shù)字信號處理器^[1]，在高效軟件算法的配合下完全可以承擔(dān)嵌入式組件控制處理核心的任務(wù)。

SMJ320F240擴(kuò)展電路包括時鐘電路、復(fù)位電路、數(shù)據(jù)存儲器擴(kuò)展電路。SMJ320F240DSP的片內(nèi)RAM為544字節(jié)，為滿足系統(tǒng)要求，在計算機(jī)板上外擴(kuò)了32K的DRAM、DRAM采用cycrsj公司的cy7c199－25DMB，容量為32K、8位數(shù)據(jù)，讀出時間為25ns，將兩片32K、8位數(shù)據(jù)存儲器拼為32K、16位數(shù)據(jù)存儲器通過72LS00譯碼電路，將32K16位數(shù)據(jù)存儲器地址空間定為高32K，即8000～FFFF。

1.2 ARINC-429通訊接口設(shè)計

就一般的429通訊接口的設(shè)計方法而言，通常采用雙口RAM作為傳輸通道的數(shù)據(jù)緩沖器。但這種設(shè)計方法并不適用于本系統(tǒng)。因?yàn)樯鲜鲈O(shè)計方法只考慮了數(shù)據(jù)成批的實(shí)時傳輸，即429傳輸每幀數(shù)據(jù)均為2032bit，一般的雙口RAM 緩沖區(qū)都很大，上下半?yún)^(qū)可以分別存放很多幀數(shù)據(jù)并成批的讀取，無法實(shí)時對每一幀數(shù)據(jù)進(jìn)行處理，不符合交換信息協(xié)議對每幀數(shù)據(jù)實(shí)時處理這一要求。

針對系統(tǒng)的設(shè)計需求，采用新的設(shè)計思路，組建以F240、FPGA、DEI1016^[2]為構(gòu)架的智能通訊接口模塊。FPGA選用Altera公司的EPF10K20RC208器件，利用VHDL編寫邏輯模塊來開辟適當(dāng)緩沖區(qū)為數(shù)據(jù)幀提供實(shí)時傳送的平臺，數(shù)據(jù)傳輸操作靠FPGA邏輯程序在后臺完成數(shù)據(jù)的發(fā)送接收，CPU則在前臺完成數(shù)據(jù)處理^[3]。

數(shù)據(jù)通訊模塊的控制邏輯以F240提供的I/O操作信號IS和讀寫信號RD、WR以及地址A2、A1為輸入來為DEI1016產(chǎn)生操作信號。控制邏輯和F240同時監(jiān)視DEI1016的RX1RDY、RX2RDY、TX429RDY等3個狀態(tài)信號以供軟件查詢和由控制邏輯產(chǎn)生INT中斷請求。

1.3 FPGA邏輯設(shè)計

在確定了依靠FPGA大規(guī)?？删幊踢壿嬈骷鳛镕240與DEI1016實(shí)時通訊的傳輸環(huán)節(jié)后，將FPGA邏輯程序劃分為5部分進(jìn)行設(shè)計：CPU接口模塊、429芯片接口模塊、429數(shù)據(jù)發(fā)送緩沖區(qū)模塊、429數(shù)據(jù)接口緩沖區(qū)模塊、32位精確定時計數(shù)器模塊。邏輯框圖如圖2所示。

a) CPU接口模塊：充當(dāng)FPGA內(nèi)部各模塊與CPU（SMJ320F240）總線之間的橋梁。CPU把數(shù)據(jù)總線，地址總線，控制總線掛在CPU接口模塊上，CPU接口模塊通過地址譯碼分別選通FPGA內(nèi)不同的模塊與CPU通訊。

b) 429芯片接口模塊：主要負(fù)責(zé)與429芯片DEI1016通訊，DEI1016的數(shù)據(jù)總線、控制總線連接到這個模塊上，該模塊根據(jù)不同的操作控制DEI1016的控制總線或者響應(yīng)DEI1016的控制信號，同時通過并行數(shù)據(jù)總線發(fā)送（接收）DEI1016的數(shù)據(jù)。

c) 429數(shù)據(jù)發(fā)送緩沖區(qū)模塊：負(fù)責(zé)接收CPU傳過來的待發(fā)送的數(shù)據(jù)和發(fā)送啟動命令并把這些數(shù)據(jù)傳給429芯片接口模塊和啟動429芯片接口模塊的發(fā)送時序。該緩沖區(qū)能容納20個32位數(shù)據(jù)。

d) 429數(shù)據(jù)接收緩沖區(qū)模塊：負(fù)責(zé)響應(yīng)429芯片接口模塊的接收數(shù)據(jù)中斷信號并把接收到的數(shù)據(jù)存在內(nèi)部RAM中，CPU可以通過CPU接口模塊查詢429數(shù)據(jù)接收緩沖區(qū)已接收的數(shù)據(jù)個數(shù)并且可以隨時讀取緩沖區(qū)中的數(shù)據(jù)。該緩沖區(qū)能容納20個32位數(shù)。

圖2 FPGA邏輯設(shè)計框圖

由此看出，發(fā)送429數(shù)據(jù)幾乎是不占機(jī)時，將數(shù)據(jù)放入緩沖區(qū)即可。在接收429數(shù)據(jù)時，該過程完全由邏輯程序在后臺運(yùn)行，不占用CPU的機(jī)時，為前后臺不同任務(wù)的并行操作提供了條件。

2 時序軟件設(shè)計

2.1 運(yùn)行環(huán)境

在仿真調(diào)試階段軟件運(yùn)行在CCS2000集成開發(fā)環(huán)境中，使用WinTech仿真器通過JTAG仿真接口在線仿真調(diào)試，操作系統(tǒng)為WinXP。在燒錄至FlashEEPROM后，軟件運(yùn)行于F240片上系統(tǒng)。

2.2 結(jié)構(gòu)及詳細(xì)設(shè)計

時序軟件是嵌入式組件乃至整個導(dǎo)彈仿真器的控制核心，完成對全彈邏輯時序的控制以及對故障的響應(yīng)。軟件工作流程以時序控制為主線實(shí)時調(diào)度，依次完成系統(tǒng)初始化、故障識別、模擬測試信號的輸入輸出，同時調(diào)用中斷服務(wù)程序完成與飛控組件的信息交換。軟件按模塊結(jié)構(gòu)劃分為時序控制、中斷服務(wù)和故障測試三個單元。

2.2.1 中斷服務(wù)單元

在中斷處理周期內(nèi)完成符合導(dǎo)引頭與飛控組件信息交換協(xié)議的429信息傳輸控制，包括429交換信息和遙測信息的實(shí)時發(fā)送、接收，數(shù)據(jù)的打包、解包及處理，實(shí)現(xiàn)與飛控算法回路的閉合。

中斷處理周期是指：利用周期為30ms、占空比為1:1的同步方波信號正負(fù)電平產(chǎn)生中斷控制信號，來同步信息交換過程。在同步信號的正電平15ms工作周期內(nèi)，模擬導(dǎo)引頭發(fā)送20個信息字組成的遙測信息幀。嵌入式組件向遙測系統(tǒng)發(fā)送的信息字共有60個。在同步信號的負(fù)電平15ms周期內(nèi)，嵌入式組件與飛控組件完成一幀20個字的信息交換過程。

中斷服務(wù)單元處理流程如圖3所示。429數(shù)據(jù)接收、發(fā)送、數(shù)據(jù)打包、解包的相關(guān)算法模塊，限于篇幅這里不再贅述。

2.2.2 時序控制單元

完成導(dǎo)彈正常測試邏輯的控制，包括系統(tǒng)初始化、精確定時，利用DSP的數(shù)字I/O資源模擬與其它組件、設(shè)備的信息交聯(lián)，D/A則用來模擬舵偏角反饋信號給設(shè)備。其中初始化函數(shù)void TargetInit(void) 完成了對DSP、FPGA資源的初始化（中斷資源、系統(tǒng)時鐘/定時器資源、I/O端口資源、內(nèi)存等，F(xiàn)PGA緩沖區(qū)的清零、寄存器的置位）。函數(shù)SetTimerCounter(0)用于系統(tǒng)定時器清零，函數(shù)void sleep(unsigned long time)用于系統(tǒng)延時，精度1us。時序測試點(diǎn)的狀態(tài)判讀和信號設(shè)置靠對DSP I/O端口資源的讀寫來完成，在CPLD的邏輯程序SConIO.vhd中定義了信號的端口地址和偏移量。

2.2.3 故障測試單元

完成對故障設(shè)置裝置20余種代碼的識別，該單元在流程處理上不是獨(dú)立的，而是嵌入到時序控制和中斷服務(wù)單元中，按預(yù)定的故障測試流程輸出超出設(shè)備判別指標(biāo)的相關(guān)錯誤信息，處理流程如圖4所示。

圖3 中斷服務(wù)單元處理流程

圖4 故障測試單元流程

3 問題及解決途徑

在設(shè)計調(diào)試中斷服務(wù)程序時，遇到的突出問題就是系統(tǒng)實(shí)時性要求與CPU處理能力間存在的差距。由于系統(tǒng)同步信號中斷對429數(shù)據(jù)傳輸與處理的時間要求非常嚴(yán)格，特別是15ms負(fù)半周，不但要完成數(shù)百個包括浮點(diǎn)參數(shù)運(yùn)算在內(nèi)的數(shù)據(jù)實(shí)時處理，還要管理429數(shù)據(jù)的接收與發(fā)送。象F240這樣的定點(diǎn)DSP運(yùn)算效率顯然難以勝任。為此，在設(shè)計中斷服務(wù)程序模塊時采取了如下措施：

a) 在中斷服務(wù)流程中，合理安排CPU查詢緩沖區(qū)狀態(tài)的時間點(diǎn)，待CPU將接收到的上一幀數(shù)據(jù)和待發(fā)送的下一幀數(shù)據(jù)處理完畢后，再查詢緩沖區(qū)的數(shù)據(jù)個數(shù)，接滿后由CPU讀走進(jìn)行處理，從而實(shí)現(xiàn)了接收數(shù)據(jù)與處理數(shù)據(jù)的并行操作；

b) 數(shù)據(jù)傳輸操作主要靠FPGA邏輯程序在后臺進(jìn)行，CPU在前臺完成數(shù)據(jù)處理；

c) 在429參數(shù)打包、解包處理過程時，對頻繁使用的二進(jìn)制加權(quán)處理方法進(jìn)行改進(jìn)，不再調(diào)用C標(biāo)準(zhǔn)算法庫math.h中的pow( )函數(shù)，取而代之自定義的移位運(yùn)算函數(shù)，pow( )是通用的C整型/浮點(diǎn)型運(yùn)算庫函數(shù)，F(xiàn)240調(diào)用它勢必會占用大量的機(jī)器周期，而移位操作在實(shí)現(xiàn)二進(jìn)制加權(quán)功能的同時，運(yùn)算速度卻能成倍提高。

為證明措施的有效性，使用DL716數(shù)字記錄儀對DSP兩個空閑I/O通道在同步信號正負(fù)半周產(chǎn)生的電平反轉(zhuǎn)狀態(tài)變化進(jìn)行實(shí)時采集測量，得到系統(tǒng)在中斷處理過程的耗時見表1（統(tǒng)計了測量6次的數(shù)值）。測試結(jié)果表明，系統(tǒng)在同步信號中斷負(fù)半周的運(yùn)行時間大幅縮短至13.5ms左右，不僅排除了中斷和數(shù)據(jù)幀丟失的可能性，而且滿足了信息交換協(xié)議對時序控制和數(shù)據(jù)的處理要求。

表1 中斷處理時間對照表

4 結(jié) 論

作為嵌入式系統(tǒng)在國防科技領(lǐng)域內(nèi)推廣使用的典型范例，該組件目前已成功應(yīng)用于某型導(dǎo)彈仿真器中，在各類復(fù)雜的使用環(huán)境下均顯示了良好的性能，對于用戶盡快掌握新裝備形成戰(zhàn)斗力具有非常重要的現(xiàn)實(shí)意義。

本文創(chuàng)新點(diǎn)：采用DSP+FPGA嵌入式系統(tǒng)構(gòu)架，遵循彈載電子設(shè)備對于體積和性能的設(shè)計要求，同時采取并行處理和軟件算法優(yōu)化等措施，滿足了系統(tǒng)對于集成化、功能性、可靠性、實(shí)時性的要求。

參考文獻(xiàn)：

[1] TMS320F/C240 DSP Controllers Reference GuidePeripheral Library and Specific Devices[M], Texas Instruments, 1999.6.

[2] DDC Data Sheet (DEI1016 ARINC429 Transceiver) [ Z].DDC Inc, 2004

[3] 徐欣,于紅旗,易凡.基于FPGA的嵌入式系統(tǒng)設(shè)計[M].北京：機(jī)械工業(yè)出版社,2005

[4] 繆云青,李永剛.FPGA器件在嵌入式系統(tǒng)中的配置方式探討[J].微計算機(jī)信息,2006,11:161~162