基于DSP DUC的短波陣列信號(hào)發(fā)生器

陣列信號(hào)處理作為數(shù)字信號(hào)處理領(lǐng)域的一個(gè)重要分支，廣泛應(yīng)用于雷達(dá)、聲納、通信、地震勘探和醫(yī)用成像等眾多領(lǐng)域；短波頻段則常用于短波測(cè)向和波束合成技術(shù)。

在短波頻段，陣列信號(hào)處理設(shè)備通常包括短波天線(xiàn)陣、短波多波道接收機(jī)、后端陣列信號(hào)處理機(jī)3個(gè)主要組成部分。其中，短波天線(xiàn)陣接收空間短波信號(hào)，短波接收機(jī)對(duì)HF信號(hào)作模擬下變頻，陣列信號(hào)處理機(jī)則對(duì)短波多波道接收機(jī)輸出信號(hào)作數(shù)字采樣并進(jìn)行相應(yīng)的陣列信號(hào)處理算法，給出最終運(yùn)算結(jié)果。

短波天線(xiàn)陣由于短波頻段的限制，通常天線(xiàn)單元的體積比較大，天線(xiàn)陣的孔徑也比較大，占地往往近十畝；而且為了達(dá)到比較好的接收效果，短波天線(xiàn)陣對(duì)周邊電磁環(huán)境的要求也相當(dāng)高。這都給短波陣列信號(hào)處理機(jī)研制過(guò)程中的調(diào)試和試驗(yàn)帶來(lái)了極大的不便，同時(shí)也很不利于陣列信號(hào)處理機(jī)針對(duì)不同陣列流型短波信號(hào)的各種DSP算法研究和驗(yàn)證。
　　
針對(duì)短波陣列信號(hào)處理設(shè)備研制、調(diào)試的實(shí)際情況，筆者選用數(shù)字信號(hào)處理器芯片（DSP）和數(shù)字上變頻器芯片（Digital UpConverter,DUC）設(shè)計(jì)了一個(gè)模擬短波天線(xiàn)陣輸出信號(hào)的陣列信號(hào)發(fā)生器，可以在實(shí)驗(yàn)室環(huán)境下取代短波天線(xiàn)陣，產(chǎn)生各種不同陣列流型相對(duì)應(yīng)的短波陣列信號(hào)，提供陣列信號(hào)處理機(jī)DSP算法的調(diào)試和驗(yàn)證條件。

二、設(shè)計(jì)思路

按照設(shè)計(jì)構(gòu)想，本陣列信號(hào)發(fā)生器應(yīng)該能夠靈活地產(chǎn)生對(duì)應(yīng)不同陣列形式（攜帶有不同陣列形式對(duì)應(yīng)的幅度差和相位差）、基本覆蓋1～30MHz頻段范圍的短波陣列信號(hào)。

　　
如果采用傳統(tǒng)的模擬上變頻電路實(shí)現(xiàn)射頻輸出，很難滿(mǎn)足設(shè)計(jì)構(gòu)想，因此筆者采用軟件無(wú)線(xiàn)電的思想，選用了數(shù)字上變頻器（DUC），在數(shù)字域作上變頻，然后通過(guò)D/A變換產(chǎn)生短波高頻模擬信號(hào)。為了實(shí)現(xiàn)不同陣列形式所帶來(lái)的幅度差和相位差，筆者選用了DSP芯片，在數(shù)字域?qū)Χ鄠€(gè)信號(hào)加入不同的幅度及相位差。
　　
如圖1所示，陣列信號(hào)發(fā)生器的總體設(shè)計(jì)思路為：以DSP和DUC為核心，利用外部音頻信號(hào)輸入的A/D采樣數(shù)據(jù)作為調(diào)制信號(hào)數(shù)據(jù)，由DSP對(duì)預(yù)制的載波信號(hào)（較低頻率）作數(shù)字調(diào)制運(yùn)算，并根據(jù)可選的不同陣列流型對(duì)已調(diào)數(shù)字信號(hào)分別加上9個(gè)不同的幅度差和相位差后，經(jīng)FPGA分別送到9個(gè)DUC中，經(jīng)數(shù)字上變頻及D/A變換后輸出9路短波陣列信號(hào)。

在設(shè)計(jì)中由于實(shí)際的音頻調(diào)制信號(hào)要經(jīng)過(guò)DSP芯片的數(shù)字調(diào)制運(yùn)算，再分配到9個(gè)DUC中，因此使用一個(gè)大規(guī)模的FPGA邏輯芯片作為DSP芯片和9個(gè)DUC芯片之間的數(shù)據(jù)交換接口。
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三、器件選擇

1.DSP
作為本設(shè)計(jì)的核心器件，DSP芯片的運(yùn)算能力要求比較高，同時(shí)又存在運(yùn)算過(guò)程中大量數(shù)據(jù)交換的特點(diǎn)，經(jīng)過(guò)綜合比較，筆者選用了Analog Device公司的SHARC-DSP系列中的ADSP-21060。

ADSP-21060是32位浮點(diǎn)DSP，使用40 MHz主時(shí)鐘，運(yùn)算能力可達(dá)120 MFLOPS；片內(nèi)帶有4 Mbit的雙口SRAM（對(duì)本設(shè)計(jì)，則不需要外部另行擴(kuò)充存儲(chǔ)器，所有運(yùn)算所需存儲(chǔ)空間均由內(nèi)部支持，大大減少與外部存儲(chǔ)器交換數(shù)據(jù)的DSP時(shí)間開(kāi)銷(xiāo)）；支持10個(gè)DMA通道供片內(nèi)SRAM和外部存儲(chǔ)器、串口等交換數(shù)據(jù)（本設(shè)計(jì)利用其DMA通道傳遞音頻采樣數(shù)據(jù)）。

2.串行A/D
本設(shè)計(jì)之所以采用串行A/D對(duì)外部輸入音頻進(jìn)行數(shù)字采樣，主要是考慮到外部輸入信號(hào)應(yīng)不間斷地進(jìn)入DSP的內(nèi)存中，可利用ADSP-21060的串口DMA方式傳遞數(shù)據(jù)。因此筆者選用了Analog Device公司的雙聲道串行音頻采樣器AD1847。

3.數(shù)字上變頻器
　　
DUC的主要功能是對(duì)輸入數(shù)據(jù)進(jìn)行頻率變換、頻譜搬移，即在數(shù)字域?qū)崿F(xiàn)混頻。筆者選用了Analog Device公司的AD9857作為本設(shè)計(jì)的DUC。
　　
AD9857是14位正交數(shù)字上變頻器(QDUC)，最高工作時(shí)鐘為200 MHz，內(nèi)部集成有高速直接數(shù)字合成器(DDS)、數(shù)字內(nèi)插濾波器、時(shí)鐘倍頻電路以及用戶(hù)可編程功能；而且內(nèi)部集成有一個(gè)14位數(shù)模轉(zhuǎn)換器(DAC)，可以直接輸出模擬高頻信號(hào)。
　　
由于A(yíng)D9857把數(shù)據(jù)傳輸路徑從模擬領(lǐng)域轉(zhuǎn)移到數(shù)字領(lǐng)域，在物理上模擬電路功能與數(shù)字部件是分開(kāi)的，因此當(dāng)修改電路參數(shù)或系統(tǒng)升級(jí)時(shí)，只需通過(guò)AD9857的SPI串行編程端口對(duì)內(nèi)部寄存器做一些簡(jiǎn)單的修改，不需要改變硬件電路即可實(shí)現(xiàn)。

4.FPGA
由于本設(shè)計(jì)中存在大量的高速數(shù)據(jù)交換，因此作為DSP和DUC數(shù)據(jù)接口的FPGA規(guī)模要求比較大，筆者選用的是Altera公司FLEX系列中的EPF10K50E。
EPF10K50E典型邏輯門(mén)數(shù)為5萬(wàn)門(mén)，片內(nèi)含有40 kbit的RAM，可滿(mǎn)足較大量的數(shù)據(jù)緩存和數(shù)據(jù)交換要求。?

四、 設(shè)計(jì)實(shí)現(xiàn)

在設(shè)計(jì)實(shí)現(xiàn)中，本設(shè)計(jì)的主要工作集中在DSP程序編制和FPGA軟件調(diào)試兩個(gè)方面。
1.DSP程序
DSP作為整個(gè)設(shè)計(jì)的主控者，主要完成以下3個(gè)方面的功能：

首先，DSP對(duì)串行A/D采樣器AD1847進(jìn)行簡(jiǎn)單的配置，如采樣率、數(shù)據(jù)格式等，并配置自身的接收串口，設(shè)置為鏈?zhǔn)紻MA方式，從而在一塊指定的內(nèi)存區(qū)間不間斷地重復(fù)存儲(chǔ)和刷新音頻采樣數(shù)據(jù);
其次，DSP將對(duì)DMA存儲(chǔ)空間的數(shù)據(jù)作數(shù)字調(diào)制運(yùn)算，載波信號(hào)使用的是預(yù)制的幾組較低頻率（如5 kHz、10 kHz等）的余弦信號(hào)之一；然后對(duì)已調(diào)數(shù)字信號(hào)根據(jù)不同的陣列流型添加不同的幅度、相位差，構(gòu)成帶有幅度和相位差別的陣列信號(hào)；最后將陣列信號(hào)數(shù)據(jù)按照不同的端口地址，以并行的方式寫(xiě)入FPGA中各自對(duì)應(yīng)的暫存FIFO中，由FPGA負(fù)責(zé)將其分配至各個(gè)DUC數(shù)據(jù)端口;
　　
再次，DSP對(duì)9個(gè)DUC內(nèi)部寄存器的配置，包括上變頻倍數(shù)、輸出載波頻率、頻譜搬移方式、輸出模擬信號(hào)幅度等。DSP對(duì)于DUC的配置是以向不同地址的外部端口寫(xiě)入并行數(shù)據(jù)字的方式進(jìn)行的，再通過(guò)FPGA的數(shù)據(jù)轉(zhuǎn)換功能轉(zhuǎn)變?yōu)榇蠸PI數(shù)據(jù)格式，分別對(duì)每個(gè)DUC作寄存器配置。

2.FPGA程序
FPGA的功能是實(shí)現(xiàn)DSP與9個(gè)DUC之間的數(shù)據(jù)格式轉(zhuǎn)換和分發(fā)工作，如圖2所示，F(xiàn)PGA根據(jù)不同地址將DSP數(shù)據(jù)總線(xiàn)轉(zhuǎn)送到不同的DUC（＃1～＃9）接口單元。

對(duì)于DUC配置數(shù)據(jù)，每個(gè)DUC接口單元先將其鎖存，再對(duì)鎖存數(shù)據(jù)作并/串轉(zhuǎn)換，轉(zhuǎn)變?yōu)镾PI形式串行數(shù)據(jù)后，分別對(duì)每個(gè)DUC進(jìn)行其內(nèi)部寄存器設(shè)置。

對(duì)于待上變頻數(shù)據(jù)，每個(gè)DUC接口單元都先將其送入一個(gè)6416 bit的雙時(shí)鐘FIFO中，然后9個(gè)DUC同一時(shí)刻將各自的待上變頻數(shù)據(jù)分別從FIFO中讀出，作DUC運(yùn)算，并以模擬信號(hào)輸出。?

五、結(jié)束語(yǔ)

本文所介紹的短波陣列信號(hào)發(fā)生器已用于實(shí)際短波測(cè)向系統(tǒng)的實(shí)驗(yàn)室驗(yàn)證，其多路短波陣列模擬信號(hào)輸出可直接送入短波多波道接收機(jī)。

由于本信號(hào)發(fā)生器共有9路輸出，因此可適用于9元及9元以下的各種陣型天線(xiàn)陣信號(hào)的模擬。通過(guò)對(duì)于信號(hào)發(fā)生器中DSP程序的選擇，可選擇所要模擬的陣型，并設(shè)置所希望的來(lái)波方向，從而產(chǎn)生帶有陣型幅度和相位信息的多路陣列信號(hào)，提供給DSP算法的實(shí)際驗(yàn)證環(huán)境。

目前已測(cè)試了常用的直線(xiàn)陣、方陣（33，22）、圓陣（均勻，非均勻）等多種陣型，試驗(yàn)結(jié)果都達(dá)到了預(yù)期效果。
　　
另外，本設(shè)計(jì)對(duì)外部雙聲道音頻采樣，可通過(guò)在左右聲道上加上不同的音頻信號(hào)，從而得到2個(gè)不同的調(diào)制信號(hào)，在DSP程序中將兩者疊加，就可模擬短波測(cè)向中常遇到的同頻多個(gè)信號(hào)的情況，用于驗(yàn)證測(cè)向算法對(duì)于同頻多信號(hào)的區(qū)分能力。
　　
在陣列信號(hào)處理機(jī)的調(diào)試過(guò)程中，短波陣列信號(hào)發(fā)生器的應(yīng)用，極大地方便了短波頻段陣列信號(hào)處理設(shè)備的實(shí)驗(yàn)室研制和調(diào)試，使得設(shè)備的外場(chǎng)調(diào)試時(shí)間大幅度縮短。

參考文獻(xiàn)?
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