一種基于DDS的寬帶頻率合成的設(shè)計(jì)
AD9858的控制芯片選用XILINX公司的XC95144PO100,由CPU通過FPGA將數(shù)據(jù)寫入到AD9858的片內(nèi)數(shù)字寄存器,可以對AD9858進(jìn)行靈活控制,軟件流程如圖3所示。本文引用地址:http://m.butianyuan.cn/article/177882.htm
3 性能分析
3.1 本方案的優(yōu)點(diǎn)
DDS是近年來迅速發(fā)展起來的一種新的頻率合成方法,它相對于以前的頻率合成方法有眾多優(yōu)點(diǎn)。
1)輸出分辨率小,AD9858(參考時鐘頻率fc=600 MHz)的相位累加器為32位,分辨率為0.14Hz。
2)輸出頻率變換時間?。阂粋€模擬鎖相環(huán)的頻率變換時間主要是它的反饋環(huán)處理時間和壓控振蕩器的響應(yīng)時間,通常大于1 ms。而AD98 58的頻率變換時間主要是DDS的數(shù)字處理延遲,通常為幾十個ns。
3)調(diào)頻范圍大:一個負(fù)反饋環(huán)的帶寬輸出參考頻率決定了模擬鎖相環(huán)的穩(wěn)定的調(diào)頻范圍;整片的DDS合成器是不受穩(wěn)定性的影響的,在整個Nyquist頻率范圍內(nèi)是可調(diào)的。
4)相位噪聲小:DDS優(yōu)于PLL的最大優(yōu)勢就是它的相位噪聲。由于數(shù)字正弦信號的相位與時間成線形關(guān)系,整片的DDS輸出的相位噪聲比它的參考時鐘源的相位噪聲小。而模擬鎖相環(huán)的相位噪聲是它的參考時鐘的相位噪聲的加倍。
5)設(shè)計(jì)方便:整片DDS包括了信號D/A變換器,在系統(tǒng)設(shè)計(jì)時易于實(shí)現(xiàn),而且現(xiàn)在的DDS不再需要專門的射頻設(shè)計(jì),簡單的數(shù)字控制減少了硬件的復(fù)雜性。
3.2 本方案雜散性能分析
雜散來源主要有DDS的雜散輸出和PLL鑒相頻率fr的泄漏。由于DDS的雜散輸出較豐富,當(dāng)雜散分布在環(huán)路帶寬以內(nèi)時,由于PLL的倍頻效應(yīng)使帶內(nèi)的雜散抑制比惡化:
S=20lg(N)dB其中:N為PLL的分頻比;
當(dāng)DDS的雜散位在PLL環(huán)路帶寬以外時,受到環(huán)路的抑制,從而使雜散抑制比改善:
S=20lg(N)dB
理論上,DDS的輸出雜散由下式?jīng)Q定:
SQR=1.76+6.02B+20Log(FFS)+10Log(Fsos/Fs)(dB)
其中:B是輸出的DAC的位數(shù)
FFS是使用DAC滿刻度的百分比
Fsos是過采樣速率
Fs是奈奎斯特速率
例如:對與AD9858DDS,輸出滿刻度0.7的150 MHz,時鐘為900 MHz,其雜散為
SQR=1.76+6.02x104-20log(0.7)+10log(900/300)=63.63(dB)
4 測試結(jié)果
本系統(tǒng)的重點(diǎn)和難點(diǎn)主要是考察AD9858輸出的雜散指標(biāo)。測試條件在AD9858參考時鐘600 MHz,DAC輸出150 MHz。實(shí)驗(yàn)的結(jié)果如下圖4所示。近端雜散優(yōu)于-80 dBc和AD9858的資料相符,滿足設(shè)計(jì)要求。
5 結(jié)束語
隨著數(shù)字電子技術(shù)的發(fā)展,直接數(shù)字頻率合成得到了日益廣泛的應(yīng)用,DDS作為頻率合成技術(shù)倍受青睞,但是也存在一些問題。隨著數(shù)字技術(shù)的發(fā)展,相信DDS會有更為出色的表現(xiàn)。
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