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一種DDS的優(yōu)化設(shè)計(jì)

作者: 時間:2011-08-26 來源:網(wǎng)絡(luò) 收藏
當(dāng)MSB-1為‘0’(一,三象限)時,對查找地址phase(5...0)不做任何處理;當(dāng)其為‘1’(二,四象限)時,對phase(5...0)取反。ROM的輸出為10位數(shù)據(jù),其中最高位為符號位。當(dāng)MSB為‘0’(一,二象限)時,輸出信號符號位為‘0’,低9為ROM中的幅度數(shù)據(jù);當(dāng)其為‘1’(三,四象限)時,輸出信號符號位為‘1’,低9位為ROM中的幅度數(shù)據(jù)的相反數(shù)的補(bǔ)碼。ROM的VHDL實(shí)現(xiàn)的主要部分如下:

本文引用地址:http://m.butianyuan.cn/article/187371.htm

  architecture Behavioral of rom is

  signal sin:STD_LOGIC_VECTOR(8 downto 0);

  signal temp:STD_LOGIC_VECTOR(5 downto 0);

  begin

  temp=phase when MSB-1=′0′ else

  not phase;

  process(temp)

  begin

  case temp is

  when ″000000″=>

  sin=″000000000″;

  …… --正弦查找表由MATLAB生成

  end case;

  end process;

  data_out=″0″ sin when MSB=′0′ else

  ″1″ not sin+″000000001″;

  end Behavioral;

  2.3 同步接口電路設(shè)計(jì)

  在使用時,需要為其提供頻率控制字K的值,一般通過中央控制單元MCU來完成,其以數(shù)據(jù)總線及寫時鐘信號的方式與FPGA內(nèi)的實(shí)體進(jìn)行通訊,同時在FPGA內(nèi)部又是在本地時鐘fc驅(qū)動下運(yùn)行。由于MCU的寫時鐘和FPGA內(nèi)的本地時鐘異步,兩者之間進(jìn)行通訊難免存在數(shù)據(jù)不穩(wěn)等問題,特別是在通訊速度較高時,這一異步接口問題會更加突出。為了實(shí)現(xiàn)異步接口的同步化,本文提出了如圖3所示的接口同步電路。

  

異步接口同步處理電路

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