多波形雷達回波中頻模擬器設計
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方法2是采用如圖3所示的存儲轉發(fā)的方式，具體是：將輸入的待延時脈沖，用延時時鐘采樣后，以左端口地址A在每個延時時鐘周期遞增加1寫入單bit的雙口RAM中，右端口以地址B在每個延時時鐘周期遞增加1進行按序讀取，左右端口操作到(2N+1-1)的上限地址后自動返回0地址繼續(xù)各自遞增操作。地址A和地址B滿足：B=A—D。D為需要的延時時鐘個數(shù)值。當AD時，取負數(shù)的補碼作為地址B。本文引用地址：http://m.butianyuan.cn/article/187411.htm
方法2避免了大延時情況下觸發(fā)器資源過度耗費，但存在固定延時，另當延時時鐘頻率很高時，雙口RAM的讀寫速度難以滿足要求。因此，本系統(tǒng)在實踐中對方法2進行了改進設計，如圖4所示。
本設計將待延時的脈沖經延時時鐘采樣后，經串并轉換形成16 b的數(shù)據(jù)，每16個延時時鐘完成一次串／并轉換，并輸出一個16 b寬度的雙口RAM的左端口寫時鐘，地址A仍按序累加。將地址A末位補上四個“1”構成寬地址x；x—D=Y(補碼形式)；式中：D為DSP計算的延時時鐘個數(shù)值。將Y(二進制)的低四位提取出來作為碼值C；其余高位構成圖中雙端口RAM的右端口讀地址。其讀時鐘由圖右的并／串轉換單元每16個延時時鐘周期輸出一個脈沖；并／串轉換單元將讀出的16位數(shù)據(jù)轉換恢復為脈沖，經過如圖1寄存器方式實現(xiàn)的4位寄存器延時環(huán)節(jié)(控制碼為碼值C)延時后，輸出延時后的脈沖。
該方法將雙口的讀寫時鐘降速到延時時鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實現(xiàn)。另16 b的雙口RAM也可借助片外雙口RAM實現(xiàn)，降低對FPGA存儲資源的依賴。該方法的缺點是有更大的固定延遲，雖在延時大時可預先由DSP修正控制值，但對要求延時小于其固定延時的情況則無法適用。本系統(tǒng)綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時方法的切換，當需求的延時大于固定延時時則采用圖4的方法；而需求的延時小于固定延時時采用圖2的寄存器法。
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