實(shí)用模擬BIST的基本原則

　　可以在模擬BIST的數(shù)字電路中使用全加法器，但很多情況下，用二進(jìn)制計(jì)數(shù)器可以更高效地實(shí)現(xiàn)均化。用簡(jiǎn)單的均化或減法都無法抑制掉非隨機(jī)的噪聲，例如來自鄰近同步邏輯或60 Hz電力線的干擾。不過，可以通過與干擾的同步采樣，或?qū)Ω蓴_頻率作整數(shù)周期的積分，從而降低其影響。

　　為獲得成本效益，BIST電路必須有高于待測(cè)電路的成品率。對(duì)于數(shù)字BIST的情況，這種要求只是意味著其面積必須小于待測(cè)電路面積。然而對(duì)于模擬BIST，這一原則還意味著BIST必須在不影響成品率情況下，實(shí)現(xiàn)所需要的線性度、噪聲以及帶寬。在一項(xiàng)研究中，一個(gè)測(cè)試芯片上只有70%的小型模擬BIST電路可以實(shí)現(xiàn)所需要的測(cè)量精度。該BIST的成品率對(duì)SoC（系統(tǒng)單芯片）的影響等同于電路占整個(gè)SoC的30%情況。

　　使BIST的成品率高于待測(cè)模擬電路的最佳方式是盡可能減少BIST中的模擬電路數(shù)量，即使其數(shù)字化。通過在多個(gè)功能之間共享一個(gè)BIST電路，可以減少與BIST電路有關(guān)的面積。數(shù)字BIST可以很容易實(shí)現(xiàn)這一任務(wù)，但模擬BIST則相反，因?yàn)樾枰獪y(cè)試的功能之間存在差異性。這就是MadBIST建立的原因，這種方法由MF Ton er和Gordon W Roberts共同開發(fā)。采用MadBIST時(shí)，一只DSP
DSP

　　dsp是digital signal processor的簡(jiǎn)稱，即數(shù)字信號(hào)處理器。它是用來完成實(shí)時(shí)信號(hào)處理的硬件平臺(tái)，能夠接受模擬信號(hào)將其轉(zhuǎn)換成二進(jìn)制的數(shù)字信號(hào)，并能進(jìn)行一定形式的編輯，還具有可編程性。由于強(qiáng)大的數(shù)據(jù)處理能力和快捷的運(yùn)行速度，dsp在信息科學(xué)領(lǐng)域發(fā)揮著越來越大的作用。 [全文]

首先測(cè)試一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再測(cè)試其它模擬電路。

　　采用共享分析塊有一個(gè)問題，即將感興趣的模擬信號(hào)傳送給分析塊。完成這個(gè)工作一般采用模擬總線，但它們會(huì)帶來負(fù)載、噪聲和非線性，并且會(huì)減小帶寬。一種替代方法是在本地將信號(hào)轉(zhuǎn)換為某種數(shù)字表述，然后采用一個(gè)數(shù)字總線。

　　模擬BIST必須能夠采用基于規(guī)范的結(jié)構(gòu)化測(cè)試。換句話說，所做激勵(lì)與響應(yīng)分析的結(jié)果，必須能與模擬電路的功能規(guī)范作校對(duì)，但它們也必須面向制造缺陷，幫助做診斷，并盡可能減少測(cè)試時(shí)間。面向缺陷的測(cè)試有助于完成這個(gè)任務(wù)，但一般不會(huì)嘗試使用仿功能測(cè)試。飛利浦（現(xiàn)在的恩智浦公司）在1995年首先在基于規(guī)范的傳統(tǒng)模擬測(cè)試與面向缺陷的測(cè)試之間做了一個(gè)公開的行業(yè)對(duì)比。結(jié)論是：當(dāng)設(shè)計(jì)規(guī)范有更大的裕度，并且過程得到良好的控制時(shí)，面向缺陷的測(cè)試能對(duì)相近的缺陷覆蓋實(shí)現(xiàn)更快的測(cè)試。另一方面，基于規(guī)范的測(cè)試對(duì)保持測(cè)試覆蓋和成品率都是必要的。

　　數(shù)字BIST天然地就采用一種仿功能的激勵(lì)，因?yàn)閹缀跞魏?和0的模式都能表示功能模式下的輸入信號(hào)，包括偽隨機(jī)數(shù)據(jù)。而為模擬電路提供一種仿功能激勵(lì)則可能復(fù)雜得多。偽隨機(jī)噪聲是一個(gè)誘人的模擬激勵(lì)，它能處理很多潛在的缺陷，并且易于生成。一只電阻
電阻

　　電阻，物質(zhì)對(duì)電流的阻礙作用就叫該物質(zhì)的電阻。電阻小的物質(zhì)稱為電導(dǎo)體，簡(jiǎn)稱導(dǎo)體。電阻大的物質(zhì)稱為電絕緣體，簡(jiǎn)稱絕緣體。 [全文]

和一只電容就可以對(duì)數(shù)字BIST中的LFSR輸出做濾波，產(chǎn)生一個(gè)模擬波形。乘法器和加法器可以將待測(cè)模擬電路的響應(yīng)與其偽隨機(jī)輸入做交叉關(guān)聯(lián)。

　　另外一種更容易實(shí)現(xiàn)的方案是，將電路輸出端連接到輸入端，必要時(shí)增加增益或反相，從而將電路重新配置為一個(gè)振蕩器，并測(cè)量其振蕩頻率。這種技術(shù)具有面積效率。不幸的是，這兩種方案都被證明難以使用，因?yàn)闇y(cè)量對(duì)于噪聲和非線性都太不敏感，而診斷也不實(shí)用。

　　ATE廣泛采用一種線性斜坡與單音正弦波作為測(cè)試激勵(lì)，從而有效地測(cè)試ADC和DAC的線性度，并作診斷輔助。在片上產(chǎn)生一個(gè)純斜坡或正弦波的最強(qiáng)大方式是在一個(gè)循環(huán)移位寄存器中存儲(chǔ)一個(gè)周期性的sigma-delta碼流，不過這種方案可能需要數(shù)千個(gè)邏輯門，外加模擬濾波。所幸的是，一個(gè)激勵(lì)塊可能就足以應(yīng)付一片SoC中的所有模擬功能，并且可以有效地將串行數(shù)字碼流送給芯片的各個(gè)區(qū)域。

　　激勵(lì)生成的最簡(jiǎn)單而有用的信號(hào)是一個(gè)數(shù)字方波，可以用它去測(cè)量一個(gè)步長(zhǎng)，或一個(gè)脈沖響應(yīng)。令人驚訝的是，對(duì)于一個(gè)用于生成波形的采樣比較器來說，精確DC電壓是一種困難的激勵(lì)或基準(zhǔn)，除非求助于需要更多自測(cè)的模擬技術(shù)。對(duì)一個(gè)占空比可編程的數(shù)字波形做低通濾波，可以產(chǎn)生一個(gè)基本上是DC的波形，其平均電壓取決于占空比，并且在高開關(guān)
開關(guān)

　　開關(guān)是最常見的電子元件，功能就是電路的接通和斷開。接通則電流可以通過，反之電流無法通過。在各種電子設(shè)備、家用電器中都可以見到開關(guān)。 [全文]

頻率時(shí)，平均電壓還取決于數(shù)字信號(hào)上升和下降時(shí)間的不匹配度。

　　降低開關(guān)頻率，就降低了DC電壓對(duì)這種不匹配的敏感度，但增加了DC電壓的峰峰變動(dòng)。在模擬功能中（如穩(wěn)壓器），增加有源低通濾波就可以減少這種噪聲。但采用這種方案的模擬BIST必須對(duì)濾波做測(cè)試。更適合于BIST的是在“高速模擬電路測(cè)試與驗(yàn)證研討會(huì)”上剛剛演示的一種技術(shù)。

　　3.4 原則四

　　模擬BIST的最后原則是，必須通過與上下測(cè)試極限值的比較，將其結(jié)果輸出為一個(gè)數(shù)字測(cè)量值以及合格/不合格的比特。如果要將一個(gè)模擬的電壓結(jié)果送至片外做特性描述，它就可能遭到損壞，并且可能需要混合信號(hào)ATE。一個(gè)未在片上與極限值比較過的數(shù)字結(jié)果可能需要用ATE去捕捉和分析數(shù)字字，而不是單個(gè)比特，這就不能使用最常見的測(cè)試模式語言WGL（波形生成語言）和STIL（標(biāo)準(zhǔn)測(cè)試界面語言），以及很多低成本的測(cè)試儀。單有合格/不合格的結(jié)果將無法確定參數(shù)特性，也缺乏測(cè)量的可重復(fù)性，而這是設(shè)定測(cè)試極限的一個(gè)基本步驟。

　　了解了這些基礎(chǔ)原則，就明白，實(shí)用PLL BIST既沒有采用模擬電路，也沒有使用延遲線，因此它對(duì)噪聲的敏感度弱于待測(cè)PLL。例如，PLL必須每納秒生成一個(gè)低抖動(dòng)邊沿，并盡量減小抖動(dòng)的累積。但是，PLL BIST可以用一個(gè)預(yù)測(cè)試的低抖動(dòng)時(shí)鐘對(duì)邊沿作欠采樣，時(shí)鐘通過幾個(gè)數(shù)字反相器傳送，這些反相器有快速的轉(zhuǎn)換性能，盡量減少附加的抖動(dòng)。

　　如果沒有預(yù)測(cè)試的時(shí)鐘，則PLL可以對(duì)相同芯片上工作在一個(gè)略為異步頻率的其它PLL邊沿作采樣。獲得的抖動(dòng)測(cè)量結(jié)果是兩個(gè)抖動(dòng)水平之和；隨機(jī)抖動(dòng)不可能相互抵消。在一個(gè)直方圖中增加很多這類采樣，可以降低寄生噪聲的影響，并且以與任何干擾相同速率采樣，可以進(jìn)一步降低這種影響。

　　4 模擬BIST的需求

　　過去15年來，很少有什么人提出的模擬BIST技術(shù)包含了上述所有原則。但所有這些原則都是BIST實(shí)用性與性價(jià)比的關(guān)鍵。開發(fā)一種實(shí)用的模擬BIST已被證明有太高的挑戰(zhàn)性，但工程師們無疑將開發(fā)出一些包含這 些原則的技術(shù)，因?yàn)閷?duì)它們的需求在不斷增加。

　　SoC中正在加入更多的系統(tǒng)模擬功能，有更多的管腳數(shù)和門數(shù)，所有這些都推升了測(cè)試時(shí)間與測(cè)試成本。增加嵌入閃存會(huì)大大增加測(cè)試時(shí)間（遠(yuǎn)不止一分鐘），從而絕對(duì)需要多址的測(cè)試，這種要求又推動(dòng)了對(duì)低管腳接入以及更多模擬測(cè)試資源的需求。

　　阻止采納模擬BIS或任何其它新的模擬測(cè)試技術(shù)的最大障礙是，缺乏被行業(yè)接受的模擬故障模型。所幸的是，在2009年國際測(cè)試會(huì)議上一個(gè)小組討論結(jié)果是，一些討論成員表達(dá)了對(duì)開發(fā)一種IEEE贊助的標(biāo)準(zhǔn)化模擬故障模型的興趣。小組成員還同意，在行業(yè)可以采用任*技術(shù)以前，更多的DFT（可測(cè)試設(shè)計(jì)）自動(dòng)化是必要的，這種情形已出現(xiàn)在IC的數(shù)字部分。只有當(dāng)IC設(shè)計(jì)者采納了系統(tǒng)化的通用技術(shù)，可以測(cè)試一片IC上的多個(gè)功能時(shí)，EDA
EDA

　　電子設(shè)計(jì)技術(shù)的核心就是eda技術(shù)，eda是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子cad通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即ic設(shè)計(jì)、電子電路設(shè)計(jì)和pcb設(shè)計(jì)。eda技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段。70年代為計(jì)算機(jī)輔助設(shè)計(jì)(cad)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行ic版圖編輯、pcb布局布線，取代了手工操作。80年代為計(jì)算機(jī)輔助工程(cae)階段。與cad相比，cae除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。cae的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動(dòng)布局布線，pcb后分析。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(eda)階段。 [全文]

公司才會(huì)開發(fā)自動(dòng)化方案。