基于Xilinx FPGA的千兆以太網(wǎng)及E1信號的光纖傳輸
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2 時鐘合成器
在實際設計中，高性能的通信質(zhì)量要求有高穩(wěn)定性和高精度的時鐘源，而抖動和頻偏是衡量時鐘源的兩個重要指標。RocketIO內(nèi)部的工作時鐘需要將輸入時鐘經(jīng)過數(shù)十倍的倍頻，但其可容忍的時鐘偏差為40ps，因此建議選擇高精度的差分時鐘。當RocketIO在2.5Gb/s以上時，參考時鐘應采用差分輸入方式（例如LVDS、LVPECL），由專用差分時鐘引腳輸入，然后引到相同或相鄰通道中RocketIO的參考時鐘輸入端；當RocketIO在2.5Gb/s以下時，不要使用FPGA內(nèi)部的DCM模塊來產(chǎn)生參考時鐘，因為經(jīng)過DCM倍頻的時鐘會引入較大的抖動，使RocketIO的接收鎖相環(huán)無法穩(wěn)定地鎖定發(fā)送時鐘。本文引用地址：http://m.butianyuan.cn/article/187890.htm
當高精度時鐘輸入到FPGA中后，吉比特發(fā)送器對參考時鐘輸入管腳REFCLK的信號完成20倍倍頻操作后，來作為自己的工作時鐘。同樣，該倍頻器已集成在芯片中，不需要額外的組件。RXRECCLK和REFCLK二者之間沒有固定的相位關系，且都為專用時鐘信號，不能連接到其他管腳上作為他用。當使用4字節(jié)或1字節(jié)數(shù)據(jù)接收路徑時，RXUSRCLK和RXUSRCLK2具有不同的頻率，但是頻率低的時鐘下降沿要和頻率高的時鐘下降沿對齊。同樣的關系也適用于TXUSRCLK和TXUSRCLK2信號。
Rocket IO采集數(shù)據(jù)的同步時鐘則是通過時鐘/數(shù)據(jù)恢復電路來提取的，該電路由一個單片的PLL集成塊實現(xiàn)，不需要任何外部組件?；謴碗娐窂慕邮盏臄?shù)據(jù)流中提取出時鐘的頻率和相位，并通過20倍分頻后送到輸出管腳RXRECCLK上。
時鐘和數(shù)據(jù)恢復器：如果沒有數(shù)據(jù)存在，時鐘/數(shù)據(jù)恢復器（CDR）電路會自動鎖相到參考時鐘上。為了使操作達到最優(yōu)性能，參考時鐘的精度必須在100×10-6之內(nèi)。同時要滿足供電系統(tǒng)的低噪聲。如果有數(shù)據(jù)，則恢復電路會自動同步鎖相到輸入數(shù)據(jù)上。
發(fā)送器：發(fā)送器模塊包括發(fā)送接口、8b/10b編碼器、不均勻控制、發(fā)送FIFO、串行器、發(fā)送終端以及預加重電路。
接收器：接收器模塊主要包括解串器、接收終端和8b/10b解碼器。
光接口單元
光接口單元主要包括光發(fā)射模塊和數(shù)字光接收放大器模塊。它們的功能分別是將電脈沖信號變換成光脈沖信號和將接收到的衰減變形的微弱光脈沖信號通過光/電轉換成電脈沖信號。光發(fā)射模塊把符合數(shù)字光纖通信系統(tǒng)傳輸性能要求的光脈沖波形從光源組件的尾纖發(fā)射出去。光接收放大器模塊由PIN+FET和放大電路組成。它將微弱光脈沖信號經(jīng)O/E轉換，并給予足夠的放大，還原成原來的數(shù)字脈沖信號。
本設計選用飛通2.5Gb/s光模塊,中心波長1550nm。傳輸距離可達40km。參考電路如圖6所示。
圖6 與光模塊連接示意圖
結束語
本文設計的基于Xilinx FPGA的千兆位以太網(wǎng)及E1信號的光纖傳輸系統(tǒng)采用Xilinx XC5VLX30T芯片，通過以太網(wǎng)測試儀和數(shù)據(jù)誤碼儀對本系統(tǒng)分別進行性能測試，測試結果滿足設計要求，系統(tǒng)工作穩(wěn)定。從而實現(xiàn)了千兆位以太網(wǎng)信號和E1信號的接入功能，為用戶搭建了一個大容量、多業(yè)務的傳輸平臺。
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