基于SOPC技術(shù)的軟件無線電系統(tǒng)研究

該系統(tǒng)的功能實(shí)現(xiàn)如下：由Nios II處理器1完成原來由ASIC完成的數(shù)字上、下變頻處理，可通過調(diào)用直接數(shù)字合成器DDS(Direct Digital Synthesizer)IP模塊來實(shí)現(xiàn)；Nios II處理器2主要完成調(diào)制/解調(diào)工作；Nios II處理器4主要完成編碼/解碼工作；Nios II處理器3用來替代原系統(tǒng)中的GPP完成系統(tǒng)參數(shù)的動(dòng)態(tài)配置、人機(jī)交互界面、電臺管理和控制以及系統(tǒng)中Flash配置內(nèi)容的在線更新工作。其中，Nios II處理器1、2、4都采用Nios II/f高速型32位內(nèi)核; Nios II處理器3采用Nios II/s標(biāo)準(zhǔn)內(nèi)核。此外，利用PCI IP核在FPGA中增加了32 bit的PCI Slave總線接口，省去傳統(tǒng)方案中所需的1塊專用PCI接口芯片；加入了以太網(wǎng)IP核，配合外部以太網(wǎng)PHY接口芯片為系統(tǒng)擴(kuò)展了以太網(wǎng)接口，以便支持設(shè)備通過網(wǎng)絡(luò)遠(yuǎn)程對系統(tǒng)進(jìn)行配置和管理；增加了SDRAM控制器，為系統(tǒng)外擴(kuò)了SDRAM存儲(chǔ)器，進(jìn)一步增強(qiáng)了系統(tǒng)的數(shù)據(jù)處理能力。
3 系統(tǒng)的軟硬件實(shí)現(xiàn)
下面就高速數(shù)字信號處理部分的硬件選型以及SOPC技術(shù)的開發(fā)流程、開發(fā)工具和編程技術(shù)作簡要介紹。
3.1 高速ADC和DAC設(shè)計(jì)
軟件無線電要求ADC、DAC盡可能地靠近天線，這需要ADC具有很高的采樣率、采樣精度和動(dòng)態(tài)范圍等特征。本系統(tǒng)的ADC采用BB公司的ADS5520，它具有12位的分辨率，125 MS/s的采樣速率；在100 M信號輸入情況下，信噪比(SNR)高達(dá)69.7 dBFS，無寄生動(dòng)態(tài)范圍(SFDR)高達(dá)82 dBC；芯片既支持3.3 V的單電壓供電，也支持2.3 V的差分輸入電壓；具有串行編程接口，可對內(nèi)部寄存器進(jìn)行編程，使器件工作在不同的狀態(tài)。
DAC采用BB公司的DAC904芯片，14位的分辨率，165 MS/s的轉(zhuǎn)換速率；可以3.3 V或5 V單電壓供電。信號輸出端使用截止頻率為120 MHz的低通濾波器，以及雙端到單端變換電路。
3.2 FPGA的設(shè)計(jì)
本平臺的FPGA器件選用Altera公司的Stratix II FPGA。在Stratix II FPGA中，Altera引入了全新的邏輯單元體系結(jié)構(gòu)――自適應(yīng)邏輯模塊(ALM)，以及經(jīng)過改進(jìn)的片內(nèi)TriMatrix存儲(chǔ)器和數(shù)字信號處理(DSP)模塊，進(jìn)一步提高了性能[5]。根據(jù)現(xiàn)有的實(shí)驗(yàn)室條件本系統(tǒng)選用ALTERA公司的Stratix II EP2S60F1020C3型號的FPGA，它的主要特性如表1所示。

考慮到在Stratix II系列器件上，Nios II/f內(nèi)核僅占用1 800個(gè)邏輯單元卻可以達(dá)到超過200 DMIPS的性能，可以計(jì)算出前面設(shè)計(jì)的4個(gè)Nios II處理器再加上一些外圍接口模塊和用戶邏輯，總共占用的LE資源不會(huì)超過40 000。這款FPGA完全滿足系統(tǒng)的需求，剩余的資源可以留為以后系統(tǒng)升級所用。
3.3 SOPC的軟硬件開發(fā)技術(shù)
SOPC設(shè)計(jì)包括以Nios II軟核處理器為核心的嵌入式系統(tǒng)的硬件配置、硬件設(shè)計(jì)、硬件仿真、IDE環(huán)境的軟件設(shè)計(jì)、軟件調(diào)試等。SOPC系統(tǒng)設(shè)計(jì)的基本軟件工具包括：(1)Quartus II，用于完成Nios II系統(tǒng)的分析綜合、硬件優(yōu)化、適配、配置文件編程下載以及硬件系統(tǒng)測試等；(2)SOPC Builder，它是Nios II軟核處理器的開發(fā)包，用于實(shí)現(xiàn)Nios II系統(tǒng)配置、生成以及與Nios II系統(tǒng)相關(guān)的監(jiān)控和軟件調(diào)試平臺的生成；(3)ModelSim，用于對SOPC Builder生成的Nios II的HDL描述語言程序進(jìn)行系統(tǒng)功能仿真；(4)Matlab/DSP Builder，用于生成Nios II系統(tǒng)的硬件加速器，進(jìn)而為Nios II系統(tǒng)定制新的指令；(5)Nios II IDE，用于完成基于Nios II系統(tǒng)的軟件開發(fā)和調(diào)試，并可借助其自帶的Flash編程器完成對Flash以及EPCS的編程操作。此外，Nios II IDE還包括1個(gè)指令集成模擬器、MicroC/OS-II實(shí)時(shí)操作系統(tǒng)、文件系統(tǒng)以及小型TCP/IP協(xié)議棧[6]。
SOPC的開發(fā)流程通常包括2個(gè)方面：基于Quartus II、SOPC Builder的硬件設(shè)計(jì)和基于Nios II IDE的軟件設(shè)計(jì)[7]。三者之間的關(guān)系如圖4所示。

特別值得一提的是，通過Matlab和DSP Builder或直接使用VHDL等硬件描述語言設(shè)計(jì)，用戶可以為Nios嵌入式處理器設(shè)計(jì)各類加速器，并以指令的形式加入Nios的指令系統(tǒng)，從而成為Nios系統(tǒng)的一個(gè)接口設(shè)備，與整個(gè)片內(nèi)嵌入式系統(tǒng)融為一體。用戶可以根據(jù)設(shè)計(jì)項(xiàng)目按具體要求構(gòu)建自己的DSP處理器系統(tǒng)，而不必拘于具體的DSP處理器型號。
使用SOPC解決方案帶來了整個(gè)系統(tǒng)開發(fā)平臺的統(tǒng)一，和其他解決方案相比，具有體積小、功耗低、成本低的優(yōu)點(diǎn)。此外，開發(fā)環(huán)境的集成統(tǒng)一、IP核的使用等縮短了系統(tǒng)的開發(fā)周期?；贔PGA的SOPC技術(shù)具有很高的靈活性和開放性，這充分體現(xiàn)了軟件無線電的優(yōu)勢，是實(shí)現(xiàn)軟件無線電系統(tǒng)的理想方案。