高速雙通道采樣芯片AT84AD001B及其應(yīng)用
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AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的MODE、CLK、LDN及DATA 4個(gè)引腳可用于三線串口的配置。其中MODE引腳用于配置選擇是否啟用三線串口，MODE為高時(shí)啟用三線串口，為低時(shí)屏蔽，參數(shù)為缺省狀態(tài)。CLK是三線串口的配置時(shí)鐘輸入引腳。LDN為配置通過三線串口配置寄存器的開始和結(jié)束信號(hào)輸入引腳。DATA為三線串口的寄存器配置數(shù)據(jù)輸入引腳。CLK引腳允許輸入的最大時(shí)鐘頻率是50 MHz。三線串口配置時(shí)序見圖3所示。
在對(duì)AT84AD001B高速模數(shù)轉(zhuǎn)換器芯片的應(yīng)用電路進(jìn)行設(shè)計(jì)時(shí)，可以通過微處理器對(duì)三線串行接口進(jìn)行配置。通常在高速信號(hào)處理系統(tǒng)中通過后端做信號(hào)處理的高速FPGA對(duì)三線串口進(jìn)行配置，而無需添加專用芯片，因此可以節(jié)省空間，利于PCB設(shè)計(jì)。系統(tǒng)啟動(dòng)或復(fù)位后，當(dāng)MODE腳為高電平，LDN腳為低電平時(shí)，DATA腳將會(huì)在每一個(gè)CLK的上升沿輸入1 bit數(shù)據(jù)。由于每個(gè)三線串口寄存器需輸入的配置數(shù)據(jù)包括3 bit的寄存器地址和送入該寄存器的16 bit數(shù)據(jù)，因此該設(shè)計(jì)總共需配置8個(gè)寄存器，表1是各寄存器的配置參數(shù)。
5 AT84AD001B的工作模式
AT84AD001B的工作方式按輸入的模擬信號(hào)來分，具有以下三種模式：
(1)I通道與Q通道有相互獨(dú)立的兩路輸入；
(2)I通道與Q通道均使用I通道的模擬輸入；
(3)I通道與Q通道均使用Q通道的模擬輸入。
AT84AD001B的工作方式按時(shí)鐘輸入也可以分為三種：
(1)I通道和Q通道有各自獨(dú)立的時(shí)鐘，分別在上升沿時(shí)采樣；
(2)兩個(gè)通道都使用I通道時(shí)鐘，在I通道時(shí)鐘的上升沿采樣；
(3)兩個(gè)通道都使用I通道的時(shí)鐘，ADC內(nèi)部產(chǎn)生一個(gè)同頻反相的時(shí)鐘作為Q通道工作時(shí)鐘。在第3種模式下，當(dāng)兩通道輸入同一模擬信號(hào)時(shí)，就可以實(shí)現(xiàn)交替式并行采樣。ADC的采樣速率為輸人工作時(shí)鐘的2倍。
AT84AD0001B的工作方式有多種選擇，用戶可以根據(jù)自身系統(tǒng)的需要和特點(diǎn)來選擇最合適的工作模式。
6高速采樣設(shè)計(jì)
采用AT84AD001B和高速FPGA來實(shí)現(xiàn)采樣系統(tǒng)的設(shè)計(jì)應(yīng)遵循兩個(gè)原則：一是要有足夠的專用LVDS差分邏輯接收通道：二是用作AD輸出差分?jǐn)?shù)據(jù)接收的專用LVDS差分邏輯接收通道的最高數(shù)據(jù)傳輸速率要大于AD的數(shù)據(jù)輸出速率。
本設(shè)計(jì)中的AT84AD001B與高速FPGA的接口設(shè)計(jì)如圖4所示。
圖中FPGA用于產(chǎn)生AD的時(shí)鐘和三線串口配置信號(hào)，由于AD的采樣輸出信號(hào)速率很高，設(shè)計(jì)中需要通過串并轉(zhuǎn)換或數(shù)據(jù)抽取使數(shù)據(jù)速率降低之后，才能對(duì)信號(hào)進(jìn)行處理，而不宜直接做信號(hào)處理。
7結(jié)束語
由于AT84AD001B的工作方式靈活多樣，所以基于它的高速采樣系統(tǒng)的設(shè)計(jì)也很靈活，因此可以根據(jù)目標(biāo)系統(tǒng)的需求或指標(biāo)來滿足系統(tǒng)的設(shè)計(jì)要求。而且，AT84AD001B的這種靈活性也方便了它在其他領(lǐng)域中的推廣。
評(píng)論