一種可編程寬帶放大器的設(shè)計(jì)

5 系統(tǒng)軟件設(shè)計(jì)
5．1 程序部分設(shè)計(jì)
系統(tǒng)軟件設(shè)計(jì)遵循結(jié)構(gòu)化和層次化原則，由一個(gè)主程序及若干子程序構(gòu)成。主程序通過調(diào)用子程序控制子程序間的時(shí)序，從而使整個(gè)程序正常運(yùn)行。系統(tǒng)軟件設(shè)計(jì)部分由單片機(jī)和FPGA組成。單片機(jī)主要完成讀取鍵值、控制增益和顯示功能。而FPGA則作為總線控制器，管理鍵盤、液晶和A／D轉(zhuǎn)換器與單片機(jī)之間的數(shù)據(jù)交換。以O(shè)uartus II 7．2為設(shè)計(jì)環(huán)境，用Verilog HDL硬件描述語言編程，完成各功能模塊的設(shè)計(jì)，并仿真測(cè)試設(shè)計(jì)好的各個(gè)模塊，再將各個(gè)模塊相互連接。程序以按鍵中斷為主線，以各項(xiàng)功能為分支，圖4為程序流程。

5．2 FPGA部分設(shè)計(jì)
FPGA主要完成A／D、D／A轉(zhuǎn)換器的串并轉(zhuǎn)換。采用12位D／A轉(zhuǎn)換器TLV5618，該器件是串行接口，大大節(jié)約系統(tǒng)端口資源，但MCU的P0、 P2端口是并行口，與串行器件的時(shí)序匹配較復(fù)雜，用靜態(tài)口P1端口模擬串行口時(shí)序又會(huì)占用MCU很多處理時(shí)間，影響系統(tǒng)效率。
為使MCU對(duì)串行器件操作簡(jiǎn)單，把串行時(shí)序在FPGA中用狀態(tài)機(jī)描述，同時(shí)該控制狀態(tài)機(jī)又對(duì)MCU提供P0口、CS、WR的微機(jī)標(biāo)準(zhǔn)時(shí)序接口形式，這樣MCU只需選中相應(yīng)地址，就可寫入所要得到的電壓數(shù)據(jù)，狀態(tài)機(jī)會(huì)完成串并轉(zhuǎn)換。
以串行接口時(shí)序?qū)?shù)據(jù)寫入器件并鎖存，與寫IO端口操作一樣簡(jiǎn)單方便，而D／A轉(zhuǎn)換器模塊的輸出端既可得到相應(yīng)輸出電壓，又達(dá)到控制增益的目的。
AGC部分采用循環(huán)結(jié)構(gòu)，將A／D轉(zhuǎn)換采樣得到的數(shù)據(jù)與預(yù)設(shè)值循環(huán)相比較，再通過D／A轉(zhuǎn)換控制增益倍數(shù)，從而實(shí)現(xiàn)自動(dòng)增益控制。

6 測(cè)試方案及測(cè)試數(shù)據(jù)
該系統(tǒng)使用專門的測(cè)試儀器，包括單片機(jī)仿真器、雙蹤示波器、PC機(jī)、多功能函數(shù)信號(hào)發(fā)生器和交流電壓表等。調(diào)節(jié)輸入信號(hào)的幅值和頻率，結(jié)合示波器，測(cè)試寬帶放大器的增益范圍以及通頻帶。測(cè)試結(jié)果表明，寬帶放大器總增益調(diào)節(jié)范圍為-6～70 dB。-3 dB通頻帶為40 Hz～15 MHz。將輸入信號(hào)頻率同定，改變輸入電壓幅值。記錄輸入電壓和輸出電壓的最大值和最小值。結(jié)果表明，AGC動(dòng)態(tài)范圍大于60 dB。將輸入端短接，設(shè)置不同的電壓放大倍數(shù)，測(cè)量輸出電壓。結(jié)果表明，輸出電壓噪聲小于300 mV。

7 結(jié)束語
寬帶放大器以可編程增益放大器THS7001和可變?cè)鲆娣糯笃鰽D603為核心，利用數(shù)字技術(shù)實(shí)現(xiàn)增益的步進(jìn)和預(yù)置?？傇鲆娣秶鸀?6～70 dB，通頻帶為40．Hz～15 MHz，AGC動(dòng)態(tài)范圍達(dá)到60 dB。前置放大器采用低噪聲電壓反饋型運(yùn)放THS4011，大大提高輸人電阻。后級(jí)功率放大采用電流型反饋運(yùn)放AD811，有效提高系統(tǒng)的帶負(fù)載能力。系統(tǒng)采用多種抗干擾措施，并結(jié)合軟件修正，實(shí)現(xiàn)較高的精度，具有良好的噪聲，線性性能以及較低的功耗。系統(tǒng)界面友好，操作簡(jiǎn)單，經(jīng)測(cè)試已投入應(yīng)用。