高速串行數(shù)據(jù)收發(fā)器CY7B923/933及應(yīng)用
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MODE=H，收發(fā)送器工作于直傳模式，即收發(fā)送器直接傳輸數(shù)據(jù)不編碼，編碼和解碼由外部協(xié)議控制器完成。輸入分成10位，數(shù)據(jù)需預(yù)先編碼，編碼方式任意，但需保證有足夠的躍變密度（每10位至少一次），使接收器鎖相環(huán)能正確鎖定相位，且編碼需與傳輸介質(zhì)兼容。
無論是編碼模式還是直傳模式，若處于空閑狀態(tài)（時鐘CKW上升沿時ENA=ENN=H），編碼器將自動插入同步字K28.5（即C5.0）以保證接收器與發(fā)送器處在同步狀態(tài)。
2.3 自檢模式
BISTEL =1，收發(fā)送器工作于自檢模式，7B923可分別發(fā)送兩種信號來檢測整個通信鏈路是否正常：一種是1與0相間的連續(xù)信號；另一種是循環(huán)發(fā)送的偽隨機序列信號。若為后者，7B923輸入寄存器轉(zhuǎn)換成線性反饋移位寄存器LFSR，它可產(chǎn)生一組511個字節(jié)的偽隨機代碼序列，包括了所有的數(shù)據(jù)字和專用字。 7B933將輸出寄存器也變成LFSR，產(chǎn)生與發(fā)送器相同的偽隨機代碼序列，并與接收的序列相比較。若相同，則整個通信系統(tǒng)工作正常，否則為異常，使 RVS=H給出錯誤信號。每次循環(huán)，7B923的RP及7B933的RDY都將輸出一脈沖，此脈沖可用于記錄循環(huán)次數(shù)以控制自檢時間。7B923還可發(fā)送違規(guī)信號，以檢測報錯系統(tǒng)是否正常。這些信號都大大方便了故障診斷。
圖3 為采用CY7B923/933實現(xiàn)的單向數(shù)據(jù)傳輸?shù)膽?yīng)用電路。主機發(fā)送控制命令，通過控制邏輯控制CY7B923/933工作在傳輸或自檢模式。這里控制邏輯用FPGA實現(xiàn)，也可采用其它數(shù)據(jù)邏輯器件實現(xiàn)?？刂齐娐窇?yīng)包含RP、RVS端的檢測，以判斷系統(tǒng)工作正常與否，及時進(jìn)行錯誤處理。主機數(shù)據(jù)傳輸速度一般與CY7B923/933不一致，發(fā)送端及接收端都需設(shè)置數(shù)據(jù)緩存，緩存一般用FIFO，我們采用CYPRESS公司的CY7C45系列，它可與 CY7B923/933組成無縫接口。若用FIFO的標(biāo)志位作控制信號，則應(yīng)注意標(biāo)志延遲時間。CY87B933的輸出信號CKR，可作為其輸出數(shù)據(jù)寫入 FIFO垢時鐘，RDY可作寫FIFO使能信號，使用RDY的優(yōu)點是同步字串到它無效，自動濾除同步字串，這就保證了只將有獎懲數(shù)據(jù)寫入FIFO，避免同步字將FIFO填滿。電路板設(shè)計應(yīng)采用四層板，CFY7B923/933的位置應(yīng)靠近雙絞線接口使連線最短，連線長度應(yīng)盡量保持對稱。輸出輸入端都應(yīng)接匹配電阻，如圖3所示。R1、R2阻值由下式給出：R1=(VccRt)/Vtt;R2=(VccRt)/(Vcc-Ctt)。式中，Rt為傳輸線阻抗；Vtt=Vcc-2V。Vcc=5V，UTP雙絞線阻抗為100Ω，則R1=183Ω,R2=275Ω。
作者在一VME總線長距離高速點對點串行通信系統(tǒng)中，采用最大數(shù)據(jù)傳輸率為330Mbps的標(biāo)準(zhǔn)CY7B923/933ey UTP雙絞線，實現(xiàn)了400Mbps的串行數(shù)據(jù)傳輸，工作穩(wěn)定可靠，誤碼率小于10 -10。該工作是在中科院高物理研究所過雅南研究員、趙棣新研究員的指導(dǎo)下完成的，在此表示衷心地感謝！
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