利用CPLD實(shí)現(xiàn)FPGA的快速加載

CPU要從外掛存儲器中讀取配置文件，然后發(fā)起加載任務(wù)，通知CPLD開始加載并通過Local Bus向CPLD發(fā)送加載數(shù)據(jù)。常用的CPU Local Bus參考時鐘約為66 MHz，加載1 B的數(shù)據(jù)需要約15璐。CPLD對外部參考時鐘(可選擇，本文選用66 MHz晶振)進(jìn)行4分頻后作為加載時鐘，此時鐘約為16．5 MHz，其加載效率比CPU GPIO加載方式提高10倍以上。
2．2 CPLD加裁模塊的設(shè)計(jì)
CPLD加載模塊主要是利用CPLD邏輯代碼實(shí)現(xiàn)PS加載時序，達(dá)到快速加載的目的。FPGA的PS加載時序如圖5所示。

PS加載的過程如圖6所示。
根據(jù)PS加載的時序和流程圖，設(shè)計(jì)通過CPU和CPLD對FPGA進(jìn)行加載的過程如下：CPLD在收到CPU發(fā)出的加載開始命令后，將nconfig信號拉低(器件時序?qū)config的低電平脈寬有要求)，當(dāng)FPGA收到nconfig的低脈沖有效信號后，會馬上清除現(xiàn)有的程序進(jìn)入加載狀態(tài)，拉低nstatus和conf_done信號，在nconfig信號變高500 μs(器件要求)后CPLD可以開始向FPGA送時鐘和數(shù)據(jù)進(jìn)行加載，加載完成后，F(xiàn)PGA將conf_done信號拉高，遞知CPLD，CPLD再通知CPU加載已完成，PPGA進(jìn)入初始化階段。
要實(shí)現(xiàn)成功的加載，必須保證加載過程正確，加載時序滿足器件要求。還要注意與CPU軟件程序的配合。
(1)nconfig信號時序的控制。nconfig信號時序控制由CPU軟件實(shí)現(xiàn)，在硬件連接上，將nconfig信號使用外部電阻上拉，軟件對CPLD寄存器中的configbit先寫0，再寫1，中間延遲10μs，保證nconfig信號的脈寬達(dá)到芯片要求。
實(shí)際測試波形如圖7所示，橫軸表示時間，靠上的信號線為nconfig信號，靠下的為nstatus信號，nconfig脈寬約為11μs，滿足要求。

(2)dclk時序的控制。dclk由CPLD的參考時鐘elk_ref四分頻產(chǎn)生。器件要求dclk在nconfig信號變高后至少500 μs后才輸出，這個時序是由CPU軟件來控制，軟件先將nconfig信號拉低10 μs，等待FPGA回應(yīng)的nstatus，當(dāng)nstatus高電平到來后，延遲600μs開始通過Local Bus向CPLD發(fā)送數(shù)據(jù)，同時置位時鐘使能標(biāo)志位，CPLD以此時鐘標(biāo)志位來觸發(fā)dclk，以此保證dclk的時序。實(shí)際測試波形如圖8所示。橫軸表示時間，靠上的信號線為nconfig，靠下的為dclk，從nconfig變高到dclk輸出的延遲約為605μs，滿足要求。
(3)CPLD與CPU標(biāo)志位的控制實(shí)現(xiàn)。必須控制CPLD加載口在CPU送數(shù)據(jù)完成之后再工作，否則會引起數(shù)據(jù)阻塞。為了實(shí)現(xiàn)這一控制，CPU會送出一個標(biāo)志位，即CPU在第一個Local Bus的訪問周期發(fā)送8 b加載數(shù)據(jù)，在下一個周期CPU會對標(biāo)志寄存器進(jìn)行取反操作，CPLD會去檢測標(biāo)志位的沿(上升沿下降沿都可)，當(dāng)CPLD檢測到這個沿，說明CPU的數(shù)據(jù)已經(jīng)發(fā)送完成，CPLD會產(chǎn)生加載時鐘，并利用此時鐘將加載數(shù)據(jù)送入FPGA。CPLD只對邊沿進(jìn)行檢測可以減少Local Bus的訪問周期，如果用0，1電平或者只用上升沿(只用下降沿)，CPU傳送完數(shù)據(jù)后，需要先讀標(biāo)志寄存器的值，再對標(biāo)志位進(jìn)行操作，而用上升沿和下降沿，CPU只需要在第一次傳送數(shù)據(jù)完成后讀標(biāo)志寄存器，隨后的數(shù)據(jù)傳送完成后只需要對其進(jìn)行取反即可。實(shí)現(xiàn)程序如圖9所示。