利用CPLD實(shí)現(xiàn)FPGA的快速加載
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這種加載方式的原理是：先將FPGA的配置數(shù)據(jù)放在CPU外掛非易失性存儲(chǔ)器中，CPU啟動(dòng)后，CPU通過(guò)GPIO模擬時(shí)序的方式將配置數(shù)據(jù)加載到FPGA中。CPU以這種方式產(chǎn)生的加載時(shí)鐘只有kHz，加載一個(gè)10 MB大小的配置文件大概需要100 s。通過(guò)優(yōu)化代碼可以減小加載時(shí)間，但是軟件不能模擬高頻時(shí)鐘是其固有的缺陷。CPLD可以利用外部高速時(shí)鐘作為加載參考時(shí)鐘，且由于它控制簡(jiǎn)單，擴(kuò)展方便的特性，可以作為加載的橋梁，在CPU和FPGA之間建立快速加載的通道。
利用CPLD進(jìn)行PS加載的電路連接設(shè)計(jì)如見圖4。本文引用地址：http://m.butianyuan.cn/article/189703.htm
CPU要從外掛存儲(chǔ)器中讀取配置文件，然后發(fā)起加載任務(wù)，通知CPLD開始加載并通過(guò)Local Bus向CPLD發(fā)送加載數(shù)據(jù)。常用的CPU Local Bus參考時(shí)鐘約為66 MHz，加載1 B的數(shù)據(jù)需要約15璐。CPLD對(duì)外部參考時(shí)鐘(可選擇，本文選用66 MHz晶振)進(jìn)行4分頻后作為加載時(shí)鐘，此時(shí)鐘約為16．5 MHz，其加載效率比CPU GPIO加載方式提高10倍以上。
2．2 CPLD加裁模塊的設(shè)計(jì)
CPLD加載模塊主要是利用CPLD邏輯代碼實(shí)現(xiàn)PS加載時(shí)序，達(dá)到快速加載的目的。FPGA的PS加載時(shí)序如圖5所示。
PS加載的過(guò)程如圖6所示。
根據(jù)PS加載的時(shí)序和流程圖，設(shè)計(jì)通過(guò)CPU和CPLD對(duì)FPGA進(jìn)行加載的過(guò)程如下：CPLD在收到CPU發(fā)出的加載開始命令后，將nconfig信號(hào)拉低(器件時(shí)序?qū)config的低電平脈寬有要求)，當(dāng)FPGA收到nconfig的低脈沖有效信號(hào)后，會(huì)馬上清除現(xiàn)有的程序進(jìn)入加載狀態(tài)，拉低nstatus和conf_done信號(hào)，在nconfig信號(hào)變高500 μs(器件要求)后CPLD可以開始向FPGA送時(shí)鐘和數(shù)據(jù)進(jìn)行加載，加載完成后，F(xiàn)PGA將conf_done信號(hào)拉高，遞知CPLD，CPLD再通知CPU加載已完成，PPGA進(jìn)入初始化階段。
要實(shí)現(xiàn)成功的加載，必須保證加載過(guò)程正確，加載時(shí)序滿足器件要求。還要注意與CPU軟件程序的配合。
(1)nconfig信號(hào)時(shí)序的控制。nconfig信號(hào)時(shí)序控制由CPU軟件實(shí)現(xiàn)，在硬件連接上，將nconfig信號(hào)使用外部電阻上拉，軟件對(duì)CPLD寄存器中的configbit先寫0，再寫1，中間延遲10μs，保證nconfig信號(hào)的脈寬達(dá)到芯片要求。
實(shí)際測(cè)試波形如圖7所示，橫軸表示時(shí)間，靠上的信號(hào)線為nconfig信號(hào)，靠下的為nstatus信號(hào)，nconfig脈寬約為11μs，滿足要求。
(2)dclk時(shí)序的控制。dclk由CPLD的參考時(shí)鐘elk_ref四分頻產(chǎn)生。器件要求dclk在nconfig信號(hào)變高后至少500 μs后才輸出，這個(gè)時(shí)序是由CPU軟件來(lái)控制，軟件先將nconfig信號(hào)拉低10 μs，等待FPGA回應(yīng)的nstatus，當(dāng)nstatus高電平到來(lái)后，延遲600μs開始通過(guò)Local Bus向CPLD發(fā)送數(shù)據(jù)，同時(shí)置位時(shí)鐘使能標(biāo)志位，CPLD以此時(shí)鐘標(biāo)志位來(lái)觸發(fā)dclk，以此保證dclk的時(shí)序。實(shí)際測(cè)試波形如圖8所示。橫軸表示時(shí)間，靠上的信號(hào)線為nconfig，靠下的為dclk，從nconfig變高到dclk輸出的延遲約為605μs，滿足要求。
(3)CPLD與CPU標(biāo)志位的控制實(shí)現(xiàn)。必須控制CPLD加載口在CPU送數(shù)據(jù)完成之后再工作，否則會(huì)引起數(shù)據(jù)阻塞。為了實(shí)現(xiàn)這一控制，CPU會(huì)送出一個(gè)標(biāo)志位，即CPU在第一個(gè)Local Bus的訪問(wèn)周期發(fā)送8 b加載數(shù)據(jù)，在下一個(gè)周期CPU會(huì)對(duì)標(biāo)志寄存器進(jìn)行取反操作，CPLD會(huì)去檢測(cè)標(biāo)志位的沿(上升沿下降沿都可)，當(dāng)CPLD檢測(cè)到這個(gè)沿，說(shuō)明CPU的數(shù)據(jù)已經(jīng)發(fā)送完成，CPLD會(huì)產(chǎn)生加載時(shí)鐘，并利用此時(shí)鐘將加載數(shù)據(jù)送入FPGA。CPLD只對(duì)邊沿進(jìn)行檢測(cè)可以減少Local Bus的訪問(wèn)周期，如果用0，1電平或者只用上升沿(只用下降沿)，CPU傳送完數(shù)據(jù)后，需要先讀標(biāo)志寄存器的值，再對(duì)標(biāo)志位進(jìn)行操作，而用上升沿和下降沿，CPU只需要在第一次傳送數(shù)據(jù)完成后讀標(biāo)志寄存器，隨后的數(shù)據(jù)傳送完成后只需要對(duì)其進(jìn)行取反即可。實(shí)現(xiàn)程序如圖9所示。
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