基于FPGA的UART設(shè)計(jì)
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2．1 波特率發(fā)生器設(shè)計(jì)
波特率發(fā)生器實(shí)質(zhì)是設(shè)計(jì)一個(gè)分頻器，用于產(chǎn)生和RS232通信同步的時(shí)鐘。在系統(tǒng)中用一個(gè)計(jì)數(shù)器來(lái)完成這個(gè)功能，分頻系數(shù)N決定了波特率的數(shù)值。該計(jì)數(shù)器一般工作在一個(gè)頻率較高的系統(tǒng)時(shí)鐘下，當(dāng)計(jì)數(shù)到N／2時(shí)將輸出置為高電平，再計(jì)數(shù)到N／2的數(shù)值后將輸出置為低電平，如此反復(fù)即可得到占空比50％的波特率時(shí)鐘，具體的波特率依賴于所使用的系統(tǒng)時(shí)鐘頻率和Ⅳ的大小。如系統(tǒng)時(shí)鐘頻率是6．4 MHz，要求波特率是9 600，則16倍波特率時(shí)鐘的周期約等于42個(gè)系統(tǒng)時(shí)鐘周期，則計(jì)數(shù)器取42／2=21時(shí)，當(dāng)計(jì)數(shù)溢出時(shí)輸出電平取反就可以得到16倍約定波特率的時(shí)鐘。
使用VHDL來(lái)描述波特率發(fā)生器的完整代碼如下：
2．2 發(fā)送器設(shè)計(jì)
UART發(fā)送器的設(shè)計(jì)較容易，只要每隔一個(gè)發(fā)送周期按照數(shù)據(jù)幀格式及要求的速率輸出數(shù)據(jù)即可。沒(méi)有數(shù)據(jù)要發(fā)送時(shí)，發(fā)送數(shù)據(jù)寄存器為空，發(fā)送器處于空閑狀態(tài)；當(dāng)檢測(cè)到發(fā)送數(shù)據(jù)寄存器滿信號(hào)后，發(fā)送器及發(fā)送起始位，同時(shí)8個(gè)數(shù)據(jù)位被并行裝入發(fā)送移位寄存器，停止位緊接著數(shù)據(jù)位指示一幀數(shù)據(jù)結(jié)束。只有發(fā)送數(shù)據(jù)寄存器為空時(shí)，RAM中的待發(fā)數(shù)據(jù)才能被裝入。程序中使用計(jì)數(shù)器要保證各位周期定時(shí)正確。
2．3 接收器設(shè)計(jì)
接收器的工作過(guò)程如下，串行數(shù)據(jù)幀和接收時(shí)鐘是異步的，發(fā)送來(lái)的數(shù)據(jù)由邏輯1變?yōu)檫壿?可以視為一個(gè)數(shù)據(jù)幀的開(kāi)始。接收器先要捕捉起始位，然而，通信線上的噪音也極有可能使傳號(hào)“1”跳變到空號(hào)“0”。所以接收器以16倍的波特率對(duì)這種跳變進(jìn)行檢測(cè)，確定rxd輸入由1到0，邏輯0要8個(gè)bclkr(16倍的波特率時(shí)鐘)周期，才是正常的起始位，而不是噪音引起的，其中若有一次采樣得到的為高電平則認(rèn)為起始信號(hào)無(wú)效，返回初始狀態(tài)重新等待起始信號(hào)的到來(lái)。
采到正確的起始位后，就開(kāi)始接收數(shù)據(jù)，最可靠的接收應(yīng)該是接收時(shí)鐘的出現(xiàn)時(shí)刻正好對(duì)著數(shù)據(jù)位的中央。由于在起始位檢測(cè)時(shí)，已使時(shí)鐘對(duì)準(zhǔn)了位中央，用16倍波特率的時(shí)鐘作為接收時(shí)鐘，就是為了確保在位寬的中心時(shí)間對(duì)接收的位序列進(jìn)行可靠采樣，當(dāng)采樣計(jì)數(shù)器計(jì)數(shù)結(jié)束后所有數(shù)據(jù)位都已經(jīng)輸入完成。最后對(duì)停止位的高電平進(jìn)行檢測(cè)，若正確檢測(cè)到高電平，說(shuō)明本幀的各位正確接收完畢，否則出錯(cuò)。最
后將正確的數(shù)據(jù)轉(zhuǎn)存到數(shù)據(jù)寄存器中，輸出數(shù)據(jù)。還要輸出一個(gè)數(shù)據(jù)接收標(biāo)志信號(hào)標(biāo)志數(shù)據(jù)接收完。
利用有限狀態(tài)機(jī)實(shí)現(xiàn)，完整代碼如下：
評(píng)論