IBERT在FPGA中的應(yīng)用
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在IP Catalog窗口＼View by Function＼DebugVerification＼Chipscope Pro＼下雙擊Ibert，如圖2所示。按順序設(shè)置Ibert核線速率2．457 6 Gbit·s-1，數(shù)據(jù)寬度20 bit，參考時(shí)鐘頻率122．88 MHz，選擇被測試的GTP DUAL，設(shè)置系統(tǒng)時(shí)鐘頻率66 m、位置R7等參數(shù)，IBE RT Core Summary如圖3所示，點(diǎn)擊generate生成Ibert核的可下載bit配置文件。本文引用地址：http://m.butianyuan.cn/article/190002.htm
(2)將生成的bit文件加載到單板上，顯示界面如圖4所示。
首先關(guān)注PLL Status狀態(tài)和Clocking Setting顯示的收發(fā)時(shí)鐘頻率，PLL Status狀態(tài)Locked表明GTP_DUAL的PLL已鎖定GTP的參考時(shí)鐘，GTP可正常工作。如狀態(tài)是Unlocked，則要檢測待測GTP的參考時(shí)鐘是否正常輸入。
測試高速串行信號的信號質(zhì)量，通常使用足夠帶寬和采樣率的示波器測試信號眼圖來評估，一但測試的眼圖不符合模板要求，需要調(diào)整高速串行接口的參數(shù)。使用IBERT核可以快速完成參數(shù)修改的任務(wù)，設(shè)置Loopback Mode在開環(huán)的模式下，TX Data Pattern為PRBS7-bit，調(diào)整擺幅、預(yù)加重參數(shù)，觀察示波器上的信號眼圖是否符合模板要求。圖5和圖6分別為調(diào)整擺幅預(yù)加重參數(shù)前后的眼圖，圖5所示眼圖對應(yīng)預(yù)加重0．8 dB、擺幅495 mV，眼圖的眼高太小且圖形碰撞模板，調(diào)整為預(yù)加重1．7 dB、擺幅1 180 mV，眼圖滿足的要求如圖6所示。
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