基于FPGA的高速多路視頻數(shù)據(jù)采集系統(tǒng)
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SOPC系統(tǒng)以NiosII處理器為核心，通過(guò)AvaIon總線作為控制信號(hào)和數(shù)據(jù)傳輸中樞，NiosII軟核CPU及各類外設(shè)均掛載在Avalon總線上，本文SOPC系統(tǒng)中包括NiosII處理器、SSRAM、片上內(nèi)存、JTAG控制接口、I2C總線控制接口、自定義FIFO接口、2個(gè)SDRAM控制器、DMA等。
2．2 視頻解碼模塊設(shè)計(jì)
視頻采集擴(kuò)展板以TVP5150低功耗視頻A／D芯片為核心，采集模擬攝像頭信號(hào)，經(jīng)A／D采樣后量化編碼成8位ITU-RBT．656視頻編碼格式輸出，輸出圖像分辨率為720x 480，像素時(shí)鐘為27 MHz。
視頻解碼模塊具有兩個(gè)功能：
①根據(jù)ITU-RBT．656并行接口規(guī)則，將TVP5150芯片輸出的數(shù)據(jù)流轉(zhuǎn)換成YUV422的圖像RAW DATA。
②對(duì)視頻分辨率進(jìn)行調(diào)整，調(diào)整為640×480的分辨率，當(dāng)數(shù)據(jù)為有效區(qū)域像素時(shí)發(fā)出數(shù)據(jù)有效信號(hào)，即對(duì)自定義FIFO的寫(xiě)請(qǐng)求信號(hào)。
ITU-RBT．656協(xié)議中規(guī)定的信號(hào)中主要有3類：有效視頻區(qū)域數(shù)據(jù)信號(hào)、視頻定時(shí)基準(zhǔn)信號(hào)、輔助信號(hào)。視頻解碼模塊第一部分任務(wù)關(guān)鍵是如何快速檢測(cè)ITU-RBT．656視頻數(shù)據(jù)流中視頻定時(shí)基準(zhǔn)信號(hào)SAV／EAV。定時(shí)基準(zhǔn)信號(hào)由4個(gè)字節(jié)的序列組成，其格式為FF0000XY，前3個(gè)字節(jié)FF0000為標(biāo)志序列，最后一個(gè)字節(jié)XY表示該定時(shí)基準(zhǔn)信號(hào)前后的數(shù)據(jù)行位于整個(gè)數(shù)據(jù)幀的位置及該定時(shí)基準(zhǔn)信號(hào)類型。最后一字節(jié)XY每一位的含義如表1所列。本文引用地址：http://m.butianyuan.cn/article/190015.htm
H，P2=FH，P1=FV，P0=FVH。
傳統(tǒng)序列檢測(cè)通常使用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。本設(shè)計(jì)創(chuàng)新的使用滑動(dòng)窗法來(lái)快速檢測(cè)定時(shí)基準(zhǔn)信號(hào)，這種設(shè)計(jì)程序結(jié)構(gòu)清晰，在很大程度上減少了代碼量。根據(jù)ITU-RBT．656協(xié)議中定時(shí)基準(zhǔn)信號(hào)的定義，聲明變量SAV=(Window==24’hFF0000)＆(iData[4]==1’b0)。其中Window聲明24位寄存器，iData[7：0]是8位輸入信號(hào)，這里只取第4位?；瑒?dòng)窗更新時(shí)每次左移8位，低8位用輸入信號(hào)補(bǔ)齊。
解碼模塊的第二個(gè)功能在調(diào)整分辨率的時(shí)候引入Skip信號(hào)，當(dāng)Skip信號(hào)有效時(shí)，該像素點(diǎn)數(shù)據(jù)跳過(guò)。本設(shè)計(jì)通過(guò)除法器控制Skip信號(hào)，將行像素計(jì)算器的輸出值作為除法器的分子，分母為9，skip信號(hào)由除法器余數(shù)控制，當(dāng)余數(shù)為0時(shí)Skip信號(hào)有效。采用這種方案將行像素點(diǎn)由720轉(zhuǎn)換為640。
2．3 SOPC自定義FIFO接口
由于視頻輸入部分工作在27 MHz的時(shí)鐘頻率下，而NiosII軟核CPU為了獲取較高的系統(tǒng)處理能力，整個(gè)SOPC系統(tǒng)工作在100 MHz的時(shí)鐘頻率下。數(shù)據(jù)從外部進(jìn)入SOPC系統(tǒng)的過(guò)程中由于時(shí)鐘的不匹配，極易造成數(shù)據(jù)重復(fù)或丟失，而異步FIFO正是解決這個(gè)問(wèn)題的關(guān)鍵。采用異步FI FO作為數(shù)據(jù)緩沖接口，低速時(shí)鐘域接收來(lái)自視頻解碼模塊的Raw Data圖像數(shù)據(jù)，完成寫(xiě)FIFO操作；高速時(shí)鐘域響應(yīng)DMA控制器的讀請(qǐng)求，由DMA控制器完成讀FIFO操作。
多路視頻數(shù)據(jù)存儲(chǔ)接口模塊通過(guò)SOPC的自定義外設(shè)實(shí)現(xiàn)，本設(shè)計(jì)針對(duì)多路視頻數(shù)據(jù)采集，可根據(jù)每路視頻數(shù)據(jù)的不同格式單獨(dú)為每路視頻數(shù)據(jù)定制存儲(chǔ)接口。這種設(shè)計(jì)一方面降低了系統(tǒng)硬件結(jié)構(gòu)的復(fù)雜度，另一方面保證每路數(shù)據(jù)獨(dú)立并行傳輸，提高數(shù)據(jù)采集的效率。自定義外設(shè)接口遵循Avalon總線協(xié)議，根據(jù)發(fā)起數(shù)據(jù)操作的方式不同，分為Master和Slave兩種，本系統(tǒng)的多路數(shù)據(jù)存儲(chǔ)接口模塊采用Salve模式。
自定義存儲(chǔ)接口模塊以FIFO IP Core為核心，通過(guò)與Avalon總線協(xié)議匹配，接收NiosII處理器的控制信號(hào)。該模塊利用QuartusII中Mega Wizard Plug-In Manager實(shí)例化FIFO IP Core，根據(jù)數(shù)據(jù)格式和系統(tǒng)資源綜合考慮，F(xiàn)IFO的數(shù)據(jù)寬度為8位，F(xiàn)IFO深度為1024。在這里保留FI FO IP Core的讀時(shí)鐘信號(hào)readclk、讀請(qǐng)求信號(hào)readrequest、8位讀取數(shù)據(jù)接口q[7：0]、8位寫(xiě)入數(shù)據(jù)接口 data[7：0]、寫(xiě)時(shí)鐘信號(hào)writec lk、寫(xiě)請(qǐng)求信號(hào)writerequest以及FIFO空狀態(tài)信號(hào)rdempty。實(shí)例化后的FIFO模塊如圖2所示。
評(píng)論