基于FPGA的無(wú)線信道模擬器設(shè)計(jì)
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3 模擬器的性能測(cè)試與分析
開(kāi)發(fā)板的工作時(shí)鐘為100 MHz，DDS IP核延遲2個(gè)時(shí)鐘周期有輸出值，乘法器延遲1個(gè)時(shí)鐘周期有輸出值，所以系統(tǒng)總共有3個(gè)時(shí)鐘周期的延遲。串口傳輸數(shù)據(jù)比較慢，而且數(shù)據(jù)量太大容易出錯(cuò)，所以將工作時(shí)鐘分別進(jìn)行100倍分頻上傳衰落信道第一徑的25 000個(gè)數(shù)據(jù)進(jìn)行觀察，工作時(shí)鐘變成1 MHz，將所得的幅度譜轉(zhuǎn)化成功率形式后如圖3所示，fclk=1 MHz的Matlab仿真如圖4所示。本文引用地址：http://m.butianyuan.cn/article/190237.htm
圖3和圖4中橫軸單位均為s，縱軸單位均為dB。通過(guò)比較圖3和圖4發(fā)現(xiàn)實(shí)際產(chǎn)生的結(jié)果與仿真結(jié)果大致相同，也因?yàn)橄禂?shù)的取整和最后上傳數(shù)據(jù)的截?cái)嘤猩僭S誤差，基本滿足要求。
4 結(jié)語(yǔ)
本文采用Jakes改進(jìn)模型，基于FPGA模擬了無(wú)線信道的傳輸特性，最終經(jīng)過(guò)驗(yàn)證基本滿足要求。為了簡(jiǎn)化實(shí)現(xiàn)過(guò)程，將系數(shù)取整以及傳輸數(shù)據(jù)進(jìn)行截?cái)啵a(chǎn)生一些誤差，在這方面可以采用浮點(diǎn)數(shù)表示系數(shù)得到更精確的值。
評(píng)論