基于CPLD的多DSP及FPGA遠(yuǎn)程加載設(shè)計(jì)
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對(duì)Stratix系列的FPGA而言，加載過程相對(duì)復(fù)雜，實(shí)現(xiàn)起來比較困難，因?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/FPGA">FPGA在加載過程中不僅要滿足時(shí)序控制，而且加載的數(shù)據(jù)內(nèi)部還含有一定的器件信息，需要滿足消息格式和CRC校驗(yàn)才能順利完成加載。而器件信息和CRC校驗(yàn)方程用戶是無法得到的，因此只能采用Alte ra公司設(shè)計(jì)的MAXⅡ系列CPLD來完成加載過程。這款CPLD內(nèi)部自帶一個(gè)并行加載模塊(PARALLEL FLASHLOADER)，此模塊對(duì)FPCA有專用加載接口，內(nèi)部嵌入了FPGA的加載控制時(shí)序及器件信息，象一道橋梁將FPCA和通用存儲(chǔ)器無縫連接，但硬件設(shè)計(jì)時(shí)FPGA必須設(shè)置為被動(dòng)加載方式，如圖5所示。系統(tǒng)需要對(duì)FPGA程序重構(gòu)時(shí)，只需通過邏輯啟動(dòng)CPLD的PFL模塊，PFL模塊從通用存儲(chǔ)器中讀取配置數(shù)據(jù)，并且將配置數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換打包、CRC校驗(yàn)后按照FPGA的加載時(shí)序?qū)懭隖PGA內(nèi)部，然后上拉配置完成標(biāo)志位來啟動(dòng)新程序運(yùn)行，實(shí)現(xiàn)FPGA的功能重構(gòu)。本文引用地址：http://m.butianyuan.cn/article/190244.htm
利用MAXⅡ系列CPLD不僅可以實(shí)現(xiàn)單個(gè)FPGA程序的加載，也可以根據(jù)實(shí)際應(yīng)用需求通過硬件擴(kuò)展以及在CPLD中增加澤碼控制邏輯實(shí)現(xiàn)多個(gè)FPCA的加載。滿足系統(tǒng)復(fù)雜的使用要求。
3 結(jié)束語
本設(shè)計(jì)采用MAXⅡ系列CPLD作為數(shù)字處理模塊的主控芯片，來實(shí)現(xiàn)整個(gè)模塊工作狀態(tài)檢測(cè)、時(shí)序管理以及多個(gè)DSP芯片和FPGA芯片的程序更新升級(jí)和加載，充分利用MAXⅡ系列CLPD芯片的硬件資源、合理調(diào)用內(nèi)嵌加載邏輯模塊，有效規(guī)避FPGA芯片與通用Flash芯片接口不匹配帶來的設(shè)計(jì)缺陷，簡(jiǎn)化了FPGA芯片程序加載復(fù)雜度。不僅可以遠(yuǎn)程控制更新重構(gòu)，還可實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)，這都給處理器芯片以及FPGA芯片的加載方式和應(yīng)用提出了更高的要求。
本模塊已經(jīng)隨某通信終端完成了試飛鑒定測(cè)試，模塊各項(xiàng)指標(biāo)優(yōu)異、遠(yuǎn)程更新、重構(gòu)功能穩(wěn)定可靠，均達(dá)到了設(shè)計(jì)要求。實(shí)現(xiàn)了系統(tǒng)模塊通用化，波形功能多樣化，使用維護(hù)智能化的設(shè)計(jì)要求。
評(píng)論