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基于FPGA的MSK調(diào)制器設(shè)計(jì)與實(shí)現(xiàn)

作者: 時(shí)間:2012-04-26 來(lái)源:網(wǎng)絡(luò) 收藏


2 主要模塊的實(shí)現(xiàn)
2.1 串/并轉(zhuǎn)換的實(shí)現(xiàn)
順序輸入的二進(jìn)制信息經(jīng)過(guò)串/并變換器,變換成速率減半的雙比特序列,可采用兩個(gè)D觸發(fā)器來(lái)實(shí)現(xiàn),其原理如圖2所示。其中DFFin st和DFFinst3構(gòu)成一個(gè)兩位移位寄存器,將串行輸入信號(hào)變成并行輸出信號(hào):DFFinst4和NOTinst8構(gòu)成二分頻器,實(shí)現(xiàn)速率減半;DFFinst1和DFFinst2為鎖存器,使信號(hào)同步輸出。圖3為串/并變換器S_P的仿真結(jié)果,其中AB為變換后的雙比特碼元。由圖可以看出,當(dāng)輸入DataAB為01010101時(shí),在延時(shí)約80 ns后,輸出DataA為0000,DataB為1111。

本文引用地址:http://m.butianyuan.cn/article/190460.htm

a.JPG


2.2 差分編碼器的實(shí)現(xiàn)
差分編碼器的功能就是實(shí)現(xiàn)絕對(duì)碼變換為相對(duì)碼,在相碼中,1、0分別用相鄰碼元電平是否發(fā)生跳變來(lái)表示。若用相鄰電平發(fā)生跳變來(lái)表示碼元1,則稱為傳號(hào)差分碼,記做NRZ碼。絕對(duì)碼-相對(duì)碼之間的關(guān)系為:bk=ak⊕bk-1 (7)
采用VHDL設(shè)計(jì)的主體代碼如下:
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