基于PN序列幀的同步分析及FPGA實現(xiàn)
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PN序列和包含在每個符號中的PN序列求相關(guān)后在符號的邊界處會出現(xiàn)第一次峰值，再經(jīng)過和延時的數(shù)據(jù)相乘后出現(xiàn)更大的峰值，這個峰值進入移位相關(guān)峰的最大值模塊中，連續(xù)出現(xiàn)的峰值就能確定符號同步，虛部與實部比值得出的相位角數(shù)值可以查對應(yīng)的表從而得到頻偏估計值，提供頻率補償?shù)膮⒖贾?。在實際的運用中選取長的PN序列能獲得精確的同步，但是這太浪費帶寬和發(fā)射功率，所以在選取一定長度的訓(xùn)練符時既妻考慮同步的精確度也要考慮系統(tǒng)成本。經(jīng)過QuartusⅡ8．0工具的設(shè)計、編譯、綜合等一系列步驟細(xì)同步系統(tǒng)融合成一塊整體模塊，如圖4所示。本文引用地址：http://m.butianyuan.cn/article/190516.htm
圖5是截取部分的仿真波形，clk輸入時鐘周期是0．10ns，從系統(tǒng)執(zhí)行運算13．45ns開始到26．25 ns正好是128個時鐘周期，所以此間的comp輸出相關(guān)峰幅度的最大值即是數(shù)據(jù)解調(diào)的臨界點，ar8是對應(yīng)輸出相關(guān)峰頻偏的數(shù)值。該電路的工作頻率為206．10MHz。
3 結(jié)論
上述FPGA實現(xiàn)的是基于數(shù)據(jù)符號的OFDM系統(tǒng)同步算法，采用Altera公司的芯片EP1S25F102015進行試驗仿真，該芯片有邏輯單元25 660個，存儲模塊單元1 944 576個，DSP模塊單元80個，I／O輸出引腳707個，其中使用的芯片資源使用情況如表1。
基于PN序列幀同步算法實現(xiàn)的FPGA使用了最少的芯片資源，因此時鐘頻率相當(dāng)快達到了206．10 MHz。盡管這樣，由于有部分序列幀和數(shù)據(jù)是重疊在一起的，因此在跟蹤到同步的時候解調(diào)時，提取在PN序列重疊的那部分?jǐn)?shù)據(jù)有一定的難度，它具備時偏和頻偏估計，可以應(yīng)用于無線通信系統(tǒng)中。綜合算法設(shè)計占用芯片資源以及相關(guān)情況的分析，算法在FPGA中的實現(xiàn)是可行的和可靠的，充分發(fā)揮了FPGA芯片集成密度大、速度快、功耗低、通用性好、適應(yīng)性強和重復(fù)編程的特點。通?？删幊踢壿嬓酒寄芴峁┐笕萘窟壿媶卧痛鎯卧?，因此芯片預(yù)留資源都是比較有富余的，考慮信號處理的實性行和可靠性就是我們關(guān)注的重點，當(dāng)然成本也是我們考慮的一個因素，與此同時我們也要考慮電路的設(shè)計復(fù)雜程度，因為它也要影響數(shù)據(jù)處理的速度。
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