一種新的基于FPGA的數(shù)據(jù)格式轉(zhuǎn)換方法

選取具有代表性的實(shí)數(shù)對(duì)轉(zhuǎn)換方法的性能進(jìn)行驗(yàn)證。主要驗(yàn)證兩個(gè)方面：
(1)是否在預(yù)定域內(nèi)具有全覆蓋性；
(2)是否能對(duì)此域中的最小值進(jìn)行有效表示。
結(jié)果如表1所示。

根據(jù)轉(zhuǎn)換原理，最小值所轉(zhuǎn)換的誤差最大，但最大值的轉(zhuǎn)換誤差不一定最小(因?yàn)榇嬖谏崛?。這個(gè)最大的轉(zhuǎn)換誤差在10-5量級(jí)，當(dāng)待轉(zhuǎn)換實(shí)數(shù)的絕對(duì)值大于整數(shù)1時(shí)，轉(zhuǎn)換的誤差將小于10-5量級(jí)，可達(dá)10-9量級(jí)。這樣的轉(zhuǎn)換誤差可以滿足大多數(shù)浮點(diǎn)運(yùn)算環(huán)境下的精度需要。實(shí)驗(yàn)驗(yàn)證了此轉(zhuǎn)換方法的有效性和“全覆蓋性”。
在完成仿真測(cè)試后，將程序進(jìn)行綜合，布局布線，最后生成位流文件下載到FPGA芯片中進(jìn)行驗(yàn)證。在實(shí)際的芯片中將轉(zhuǎn)換結(jié)果和已仿真得到的結(jié)果進(jìn)行比較，并輸出指示信號(hào)。從實(shí)際的電路輸出結(jié)果看，和仿真結(jié)果完全一致，證明了此方法在實(shí)際芯片中可行性。因?yàn)椴捎玫氖橇魉€操作，所以仿真所用的周期數(shù)和實(shí)際周期數(shù)是一致的。該實(shí)驗(yàn)在50 MHz的時(shí)鐘下用時(shí)6個(gè)周期(即0．12μs)完成轉(zhuǎn)換操作。而在最常用的串口傳輸波特率9 600 b／s下，傳送1個(gè)碼元的時(shí)間為10-1ms量級(jí)。從而可以得出：完成從ASCII碼所表示的實(shí)數(shù)(-9 999．999 9～+9 999．999 9)到單精度浮點(diǎn)的轉(zhuǎn)換所用的時(shí)間將在10-1μs量級(jí)以下，具有較高的實(shí)時(shí)性。

4 結(jié)語(yǔ)
本文使用ISE 9．1i和ModelSim軟件平臺(tái)，選用Spartan 3E XC3SS00E FPGA芯片，采用VHDL硬件描述語(yǔ)言，對(duì)系統(tǒng)進(jìn)行了功能仿真和下載驗(yàn)證，并借助MATLAB軟件對(duì)轉(zhuǎn)換結(jié)果進(jìn)行驗(yàn)證分析。從實(shí)驗(yàn)結(jié)果看，將范圍在-9 999．999 9～+9 999．999 9的實(shí)數(shù)轉(zhuǎn)換為單精度浮點(diǎn)數(shù)表示所產(chǎn)生的誤差可以滿足大多數(shù)浮點(diǎn)運(yùn)算環(huán)境下的精度要求；在時(shí)鐘為50 MHz的情況下，轉(zhuǎn)換所用時(shí)間為10-1μs量級(jí)，完全可以滿足非特殊情況的高速數(shù)字信號(hào)處理。本文的實(shí)現(xiàn)向單精度浮點(diǎn)的轉(zhuǎn)換占用1 161個(gè)slice資源，在FPGA發(fā)展到今天，F(xiàn)PGA的容量和資源都有了很大提高的情況下，這樣的資源占用量在大多數(shù)應(yīng)用中是可以承受的。本文的設(shè)計(jì)可以很容易地根據(jù)實(shí)際實(shí)數(shù)的范圍進(jìn)行調(diào)整，并且可以推廣到其他浮點(diǎn)格式，可有效地為浮點(diǎn)IP核提供快速且具有高精度的數(shù)據(jù)源。