一種基于FPGA的高速誤碼測(cè)試儀的設(shè)計(jì)

當(dāng)SY87700V提取的數(shù)據(jù)頻率為30.72 MHz時(shí)，SY87700V的參考頻率為3．84 MHz。圖13為FPGA與單片機(jī)的通信控制模塊的功能仿真結(jié)果。該仿真是對(duì)washbone模塊中控制FPGA接收單片機(jī)控制數(shù)據(jù)這一功能的仿真。在測(cè)試文件中RAM_data FPGA與單片機(jī)的通信數(shù)據(jù)信號(hào)賦值為0001010(控制該模塊產(chǎn)生P09T_en、mb_OO_en、mb_OI_en為高電平的信號(hào))；exchange賦值高電平，既FPGA將數(shù)據(jù)(總碼數(shù)，誤碼數(shù)，誤碼塊數(shù))存入FPGA的內(nèi)部存儲(chǔ)單元；FPGA GSn=0．WRn=1既FPGA讀取數(shù)據(jù)線上的數(shù)據(jù)，并存入內(nèi)部寄存器memory中。在該模塊的輸出管腳中：P09T _en、mb_OO_en、mb_OI_en輸出為高電平，既控制偽隨機(jī)發(fā)送模塊合成9級(jí)m序列，發(fā)送、接收的端口類型都為光接口類型。從下列仿真圖中可以判斷該模塊可以實(shí)現(xiàn)要求的邏輯功能。

2 各模塊綜合結(jié)果
2．1 綜合報(bào)告
綜合優(yōu)化(SyntIlesize)是指將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化所生成的邏輯連接，輸出edf和edn等文件，供FPGA廠家的布局布線器進(jìn)行實(shí)現(xiàn)。
在本設(shè)計(jì)中使用綜合工具Synplify Pro8．1進(jìn)行綜合，該綜合工具綜合出的結(jié)果占用面積小、工作頻率高，綜合速度快。目前FPGA技術(shù)中最流行的高效綜合工具之一。FPGA中各模塊通過綜合工具Synplify Pro8．1綜合。在綜合前，在時(shí)序約束文件中將分頻系數(shù)為100分頻的分頻器時(shí)鐘約束為10．0MHz；接收模塊中合成m序列的同步時(shí)鐘CDR00TKP約束為125．0 MHz；CDRK輸入的是7．68 MHz的晶體振蕩器產(chǎn)生的時(shí)鐘，F(xiàn)PGA根據(jù)合成m序列的速率，判斷CDRK是否進(jìn)行二分頻，F(xiàn)PGA將處理后的CDRK作為提取時(shí)鐘芯片的參考時(shí)鐘。該時(shí)鐘約束為7．68 MHz；
DDS39REFCLK是時(shí)鐘合成模塊的參考時(shí)鐘，該時(shí)鐘約束為30MHz：DDS39TKP輸入的是時(shí)鐘合成芯片SY87739L的合成時(shí)鐘，該時(shí)鐘用于發(fā)送模塊產(chǎn)生m序列的同步時(shí)鐘，DDS39TKP約束為95 MHz。
從綜合報(bào)告中可以看出綜合后各個(gè)時(shí)鐘的綜合結(jié)果都超出了約束的頻率，滿足時(shí)序的要求。此外還可以從報(bào)告中得到FPGA中的資源利用情況：使用59個(gè)I／O原語資源，使用了0個(gè)I／O寄存器．使用了775個(gè)非I／O寄存器占FPGA總資源的50％，使用的總邏輯資源為1 253個(gè)查找表，占總資源的81％。
2．2 RTL(寄存器級(jí))視圖
RTL視圖是由與、或、非門，RAM，寄存器等基本邏輯單元組成邏輯連接圖，從中可以形象的得到FPGA中各模塊的連接情況，并能判斷硬件描述語言編寫出來的系統(tǒng)在邏輯上是否正確。圖14是由Synplify綜合出的RTL視圖。

分析上圖中各模塊的連接情況可以判斷出由Verilog編寫出的程序在各模塊的邏輯連接設(shè)計(jì)上是正確的，可將綜合后的edf文件輸送給Xinlinx布局布線器實(shí)現(xiàn)。

3 結(jié)束語
本文研究的內(nèi)容是一種用于高速通信系統(tǒng)中的誤碼測(cè)試儀。該高速信號(hào)誤碼測(cè)試儀是基于FPGA(現(xiàn)場(chǎng)可編程門陣列)為核心設(shè)計(jì)而成，適用于斷線誤碼檢測(cè)。誤碼測(cè)試儀在發(fā)送端發(fā)送m序列作為測(cè)試數(shù)據(jù)，其測(cè)試速率最高可達(dá)到155Mbps。對(duì)于高速數(shù)字電路迅速發(fā)展的今天，此誤碼測(cè)試儀的測(cè)試速率還可進(jìn)一步提高，但是一旦提高了誤碼測(cè)試儀的工作速率，就無法回避高速數(shù)字電路中信號(hào)完整性，電磁干擾等高速數(shù)字電路設(shè)計(jì)中要注意的問題。由于使用FPGA實(shí)現(xiàn)誤碼測(cè)試儀的核心功能，該系統(tǒng)具有可以升級(jí)的特點(diǎn)。
設(shè)計(jì)中軟件部分采用的是Verilog硬件語言編寫程序，軟件開發(fā)環(huán)境使用的是Xflinx公司的EDA集成開發(fā)工具ISE8．1，仿真工具M(jìn)odelSim SE 6．1b，綜合工具SynplifyPro8．1等幾款軟件。硬件實(shí)現(xiàn)采用的是Xilinx的SPARTANHE系列中的XC2S50E平臺(tái)級(jí)FPGA為核心功能芯片。在FP GA中實(shí)現(xiàn)誤碼測(cè)試儀的發(fā)送部分、接收部分及誤碼量統(tǒng)計(jì)模塊的設(shè)計(jì)。輔以時(shí)鐘合成芯片Micrel SY87739L、時(shí)鐘提取芯片Micrel SY87700V及單片機(jī)(C8051F010)的控制，整個(gè)系統(tǒng)的體積較小，成本也較低。